跪求四人抢答器源程序用verilog hdl file编写的

mashutai 2012-06-04 06:33:34
要求:正常计时:秒(60)、分(60)、小时(24)计数;秒计时的频率为1Hz,数码管用动态扫描实时显示计时的小时、分、秒。
(2)整点报时:逢整点蜂鸣器在“59”分钟的第51、53、55、57秒发频率为512Hz的低音,在“59”分钟的第59秒发频率为1024Hz的高音。
(3)校时:
校小时, 显示小时数码管以4Hz的频率递增计数;
校分, 显示分数码管以4Hz的频率递增计数;
校秒, 秒清0。
其他要求:
1.晶振为12 MHz
2. 采用CPLD 器件为ALTERA 的EPM7064SL-44
3.采用数码管显示
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net_friends 2012-06-05
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这种题目,起码给50块钱,带注释的加20
[/Quote]50万RMB可以考虑 USD的话10万即可
falloutmx 2012-06-05
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这种题目,起码给50块钱,带注释的加20
net_friends 2012-06-05
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我做过 有现成的
你能给多少钱
dceacho 2012-06-04
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不会HDL

这个有具体要求,这的人要么卖你成品,要么告诉你思路,如果要成品代码是要收费的
vc8fans 2012-06-04
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伸手党。。。跪也白跪,,,不会有人这样帮的,,讲点基本原来还差不多,,

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