一个16进制加/减计算器vhdl代码的错误

[dysetcomputer]

library ieee;--4bit counter
use ieee.std_logic_1164.all;
use ieee.[size=14px]std_logic_unsigned

.all;--[color=#FF0000]这个库在哪可以找到？我用的是quartusII，在libraries下没找到[/color]
entity counter is
port(enable,clear,id,clk : in std_logic;--定义id表示加法器还是减法器
q: out std_logic_vector(3 downto 0) );
end entity counter;
architecture behav of counter is
begin
process(enable,clear,id,clk)
variable q1 : std_logic_vector(3 downto 0);
begin
if id='1' then --adder
if clear='1' then
q1 := "0000";
elsif clk'event and (clk='1') and (clk'last_value='0') then
if enable='1' then
q1 := q1 + 1;
end if;
end if;
end if;
if id='0' then --subtractor
if clear='1' then
q1 := "1111";
elsif clk'event and clk='1' then
if enable='1' then
q1 :=q1-1;
end if;
end if;
end if;
q <= q1;
end process;

end architecture behav;

错误Error (10821): HDL error at counter.vhd(22): can't infer register for "q1[0]" because its behavior does not match any supported register model
初接触vhdl，望大牛帮忙解释下错误原因及说下哪里能找到vhdl常用的库源文件。[/size]

[falloutmx]

由于你的编写风格太烂导致编译器出错了。
初学的话，建议：不要用variable ， 使用时序逻辑，不用 :=，敏感列表里只用clk/reset。