java修改xml文件后声明后会多一个空白行,怎么去掉

pinkpqs 2012-12-24 05:11:10
如题。
<?xml version="1.0" encoding="gb2312"?>

<config>
<Agent>agent0.0.0.2</Agent>
<ServerIP>2.0.0.0</ServerIP>
<port>8000</port>
这是部分xml文件内容,不知道为什么声明后会多一个空白行,这是一个config.xml配置文件,页面的两个变量值会存入这个文件中,界面中变量的值修改保存后这个文件便会产生一个多余的空白行,然后tomcat运行再读取这个配置文件内容时就会出错,所以要把这个空白行去掉,找了一天资料都没任何进展,忘高手帮忙。
下面是写xml文件代码:
public static void saveXMLFile(Document document,String filePath) {
try {
OutputFormat format = OutputFormat.createPrettyPrint();//缩减型格式
format.setEncoding("gb2312");
format.setIndent(true);
//XMLWriter writer = new XMLWriter(new OutputStreamWriter(new FileOutputStream(filePath), "GBK"), OutputFormat.createPrettyPrint());
XMLWriter writer = new XMLWriter(new FileOutputStream(filePath), format);
writer.write(document);
writer.close();
JOptionPane.showMessageDialog(null, "保存成功,请重启!");
readXml();
} catch (Exception e) {
JOptionPane.showMessageDialog(null, "保存失败");
e.printStackTrace();
}
}
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xiaowei_shazi 2013-05-29
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我今天也遇到了这个问题,是这样解决的: String docStr = document.asXML(); //将Document对象转换为String String retsultStr = docStr.replaceAll("\n\n","\n"); //即将两个换行符转换为一个。
pinkpqs 2012-12-26
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问题已经解决,我因为用的dom4j,然后我换成w3c dom就没空白行了
wenhaoxp1987 2012-12-25
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XMLWriter是按照标准的xml格式来的,必须要让xml有效并合法,可以不要声明行,或是自己直接拼接成txt文件再来读取
笑莫问 2012-12-25
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是不是可以不用XMLWriter 类,自己去组装xml文件,或者换个api试试。
meichen8050753 2012-12-25
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多2空行有很大问题么?
在电子设计自动化(EDA)领域,Verilog HDL 是一种重要的硬件描述语言,广泛应用于数字系统的设计,尤其是在嵌入式系统、FPGA 设计以及数字电路教学中。本文将探讨如何利用 Verilog HDL 实现一个 16×16 点阵字符显示功能。16×16 点阵显示器由 16 行和 16 列的像素组成,共需 256 个二进制位来控制每个像素的亮灭,常用于简单字符或图形显示。 要实现这一功能,首先需要掌握基本的逻辑门(如与门、或门、非门、与非门、或非门等)和组合逻辑电路,以及寄存器和计数器等时序逻辑电路。设计的核心是构建一个模块,该模块接收字符输入(如 ASCII 码),将其转换为 16×16 的二进制位流,进而驱动点阵的 LED 灯。具体而言,该模块包含以下部分:一是输入接口,通常为 8 位的 ASCII 码输入,用于指定要显示的字符;二是内部存储,用于存储字符对应的 16×16 点阵数据,可采用寄存器或分布式 RAM 实现;三是行列驱动逻辑,将点阵数据转换为驱动 LED 矩阵的信号,包含 16 个行输出线和 16 个列使能信号,按特定顺序选通点亮对应 LED;四是时序控制,通过计数器逐行扫描,按顺序控制每行点亮;五是复用逻辑(可选),若点阵支持多颜色或亮度等级,则需额外逻辑控制像素状态。 设计过程中,需用 Verilog 代码描述上述逻辑,并借助仿真工具验证功能,确保能正确将输入字符转换为点阵显示。之后将设计综合到目标 FPGA 架构,通过配置 FPGA 实现硬件功能。实际项目中,“led_lattice”文件可能包含 Verilog 源代码、测试平台文件、配置文件及仿真结果。其中,测试平台用于模拟输入、检查输出,验证设计正确性。掌握 Verilog HDL 实现 16×16 点阵字符显示,涉及硬件描述语言基础、数字逻辑设计、字符编码和 FPGA 编程等多方面知识,是学习
内容概要:本文详细介绍了有源钳位型三电平(ANPC)逆变器采用羊角波空间矢量脉宽调制(SVPWM)进行闭环仿真的研究。文中首先阐述了ANPC逆变器的基本拓扑结构及其优势,特别是在解决传统NPC拓扑电压应力不均的问题上表现突出。接着,文章深入探讨了羊角波SVPWM的具体实现方法,包括扇区划分、Clarke变换的应用以及中点电位平衡的控制策略。此外,还讨论了电压电流双闭环控制的设计,特别是PI控制器和准PR控制器的参数设置。最后,通过对仿真结果的分析,验证了系统的稳定性和性能指标,如电压和电流的总谐波失真(THD)、中点电位波动等,均符合并网要求。 适用人群:从事电力电子、电机驱动、新能源发电等领域研究和技术开发的专业人士,尤其是对逆变器技术和调制方法感兴趣的工程师和研究人员。 使用场景及目标:适用于需要深入了解ANPC逆变器及其调制方法的研究人员和技术人员。主要目标是掌握羊角波SVPWM的实现细节,理解中点电位平衡和双闭环控制的作用,从而应用于实际工程设计和优化。 其他说明:文章提供了详细的MATLAB代码片段,帮助读者更好地理解和实现相关算法。同时,强调了一些关键的技术细节,如边界条件处理、电流极性检测、死区时间补偿等,确保仿真结果的准确性。

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