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分享VHDL 一个简单例子，却很难明白
BEGIN
PROCESS(clk)
BEGIN
IF (clk='1' OR clk='0' ) THEN
IF(COUNT="10") THEN
count <= (OTHERS =>'0');
clk_temp <=NOT clk_temp;
ELSE
count <= count +1;
END IF ;
END IF ;
END PROCESS;
clk_div6 <= clk_temp;
END rtl;
QUartus 9.0
仿真没输出
PROCESS(clk)
BEGIN
IF (clk='1' OR clk='0' ) THEN
IF(COUNT="10") THEN
count <= (OTHERS =>'0');
clk_temp <=NOT clk_temp;
ELSE
count <= count +1;
END IF ;
END IF ;
END PROCESS;
clk_div6 <= clk_temp;
END rtl;
QUartus 9.0
仿真没输出
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nilwade 2013-07-02
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LZ是想做一个分频处理吧。
感觉IF (clk='1' OR clk='0' ) THEN 这句，时钟信号不是高肯定是低了，这个条件不是等于没用？？
不知道自己是不是理解错了？？
建议试试沿触发条件
