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Verilog有些模块的输出口为什么不直接设置为reg类型
我看了很多verilog代码模块里面的输出口设置为wire型，然后再在模块里面定义个reg，然后用assign将这两个连接起来，为什么不直接将模块输出设置为reg型，这样不是省事方便吗。这两种方式到底有什么区别
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YTerrenceLau 2014年02月10日
模块与模块之间，上层的连接只能用wire型。
wire代表一根线，reg在模块内部，有时候代表一根线，有时候代表一个寄存器。
色郎中 2014年02月10日
要用assign赋值，必须是wire型