Verilog有些模块的输出口为什么不直接设置为reg类型

fkeujjpdc 2014-02-09 05:39:27
我看了很多verilog代码模块里面的输出口设置为wire型,然后再在模块里面定义个reg,然后用assign将这两个连接起来,为什么不直接将模块输出设置为reg型,这样不是省事方便吗。这两种方式到底有什么区别
...全文
2242 2 打赏 收藏 转发到动态 举报
AI 作业
写回复
用AI写文章
2 条回复
切换为时间正序
请发表友善的回复…
发表回复
YTerrenceLau 2014-02-10
  • 打赏
  • 举报
回复 2
模块与模块之间,上层的连接只能用wire型。 wire代表一根线,reg在模块内部,有时候代表一根线,有时候代表一个寄存器。
色郎中 2014-02-10
  • 打赏
  • 举报
回复
要用assign赋值,必须是wire型

6,163

社区成员

发帖
与我相关
我的任务
社区描述
硬件/嵌入开发 硬件设计
社区管理员
  • 硬件设计社区
加入社区
  • 近7日
  • 近30日
  • 至今
社区公告
暂无公告

试试用AI创作助手写篇文章吧