Verilog有些模块的输出口为什么不直接设置为reg类型

fkeujjpdc 2014-02-09 05:39:27
我看了很多verilog代码模块里面的输出口设置为wire型,然后再在模块里面定义个reg,然后用assign将这两个连接起来,为什么不直接将模块输出设置为reg型,这样不是省事方便吗。这两种方式到底有什么区别
...全文
191 点赞 收藏 2
写回复
2 条回复
YTerrenceLau 2014年02月10日
模块与模块之间,上层的连接只能用wire型。 wire代表一根线,reg在模块内部,有时候代表一根线,有时候代表一个寄存器。
回复 点赞
色郎中 2014年02月10日
要用assign赋值,必须是wire型
回复 点赞
发动态
发帖子
硬件设计
创建于2007-09-28

4441

社区成员

1.1w+

社区内容

硬件/嵌入开发 硬件设计
社区公告
暂无公告