FPGA时序约束

[assassin_cike]

我在搜索FPGA时序约束时，文章是一片一片的，但是我现在有个问题想请教，时序分析后如果有路径时序不满足，我应该去修改我的逻辑设计，加时序约束为什么能使我的逻辑变的正确呢，时序约束是修改了我的逻辑过程吗？是不是时序约束只是在布局布线上有所修改？本人菜鸟，对这个过程不是很了解，还望有人给指点一下。

[falloutmx]

时序约束不会修改你的设计，只会调整布局布线，让你的设计能满足时序。

[Falcon7x]

时序分析后如果有路径时序不满足应该去修改约束条件。看能达到多大性能。如果关键性能达不到，就要修改逻辑设计和管脚安排。使用全局变量设计逻辑（时钟，复位，置位等）。