关于verilog的编程问题

[2014anewme]

module fenpin2( change, clock,reset);
output change;
input clock;
input reset;
reg change;
always@(posedge clock or reset)
if(change!=0)
assign change=0;
always@(posedge clock)
change=1;
endmodule


请大神帮忙看看这个出了什么问题!

[jiayou0909]

module fenpin2( change, clock, reset); output change; input clock; input reset; reg change; always@(posedge clock or posedge reset) if(reset) change <= 1'b0; else change <= 1'b1; endmodule

[fly 100%]

change 产生竞争了吧 明显两个这个clk的激励造成了同样的change改变 fpga是电路 不能用单纯的编程语言来理解 两个赋值同时过去在电路上是又先后的 这样就造成取不准的状态 也就是冒险 可以看看竞争冒险的解释

[2014anewme]

您好，这个程序我想实现的其实是二分频。我采用了你always里面的敏感信号写法，编译通过了，但是仿真之后出来的是个四分频。。。。。。为什么呢？？ module div2(change,clock,reset); output change; input clock; input reset; reg change; always@(posedge clock or posedge reset ) begin if(reset) change<=1'b0; else if(change!=0) change<=1'b0; else change<=1'b1; end endmodule

[__cc__]

上面那个明明就是二分频嘛，怎么能仿真出四分频，把仿真波形图贴出来看看

[2014anewme]

不好意思才看到,前几天软件过期了,现在重装以后试了一下,确实是二分频.

[jiayou0909]

你写的就是二分频，只不过其中的语句 if(change!=0) change<=1'b0; else change<=1'b1; 可以简化成： change <= ~change; 以下是二分频的完整代码： module fenpin2( change, clock, reset); output change; input clock; input reset; reg change; always@(posedge clock or posedge reset) if(reset) change <= 1'b0; else change <= ~change; endmodule