关于verilog for循环的展开

2014-04-29 09:56:13 1k 阅读 AI 写同款 · GEO 优化AI 选题数据监测一键分发 ›

Verilog实战：可综合for循环在FPGA设计中的高效应用本文深入探讨了Verilog中可综合for循环在FPGA设计中的高效应用。文章从硬件思维与软件思维的本质区别入手，通过信号批量赋值、参数化多路选择器构建等实战案例，解析了for循环如何描述并行硬件结构而非串行执行流程。同时，对比了always块内for循环与generate for循环的适用场景，并提供了确保代码可综合、优化面积与时序的黄金法则与高级技巧。阅读详情

verilog语言把一个简单的for循环展开。for 循环为：
module forloop(in,out,clk);
output reg[7:0] out;
input [7:0] in, clk;
integer i ;
always @ (clk)
begin
for( i=0; i<3; i=i+1 )
out = in + 1;
end
endmodule

展开写成：
module forloop(in,out,clk);
output reg[7:0] out;
input [7:0] in, clk;
integer i ;
always @ (clk)
begin
i = 0;
if (i<3)
begin
out = in + i;
i = i + 1;
end
if (i<3)
begin
out = in + 1;
i = i + 1;
end
if (i < 3)
begin
out = in + 1;
i = i + 1;
end
end
endmodule

以上2程序均可在ModelSim中运行，请问展开后的verilog程序可以这样写吗？感觉有点怪。请高手指点。谢谢！

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