关于verilog for循环的展开

[dragon8899]

verilog语言把一个简单的for循环展开。for 循环为：
module forloop(in,out,clk);
output reg[7:0] out;
input [7:0] in, clk;
integer i ;
always @ (clk)
begin
for( i=0; i<3; i=i+1 )
out = in + 1;
end
endmodule

展开写成：
module forloop(in,out,clk);
output reg[7:0] out;
input [7:0] in, clk;
integer i ;
always @ (clk)
begin
i = 0;
if (i<3)
begin
out = in + i;
i = i + 1;
end
if (i<3)
begin
out = in + 1;
i = i + 1;
end
if (i < 3)
begin
out = in + 1;
i = i + 1;
end
end
endmodule

以上2程序均可在ModelSim中运行，请问展开后的verilog程序可以这样写吗？感觉有点怪。请高手指点。谢谢！

[falloutmx]

可以运行就表示可以写，编译器能识别，对不对就两说了。但你这个写法有很大很大问题，完全不是硬件语言的正确写法

[Binzo]

从程序逻辑上来说，上面两个的确等价。正如楼上所说，这样的程序不符合硬件语言的思路，有可能综合出来是有问题的。 硬件中的循环一般以计数器的形式进行。

[Snail_Walker]

不要搞这么复杂的东西，综合出来乱七八糟的！

[Mekel]

展开后没那么复杂 always @ (posedge clk or negedge rst) begin if(~rst) out<=1'b0; i<=1'b0; else if (in<2'h3) out <= in + 1'b1; i<=i+1'b1; end