FPGA 实现dds中DAC部分要怎么用Verilog实现

yue121213 2015-03-28 04:15:39

FPGA 实现dds中DAC部分要怎么用Verilog实现

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DDRn++ 2015-04-07

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就按照DA芯片的时序来写啊，看手册就知道了

fly 100% 2015-03-30

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看你da的选择了

PGA实现dds_dac_out DAC芯片TLC5615实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module DDS_top(clk, //内部时钟 reset, sclk, //TLC5615 sclk时钟脚 din, //TLC5615 din数据脚 cs, //TLC5615 cs片选 set_waveform_key_in,//波形设置按键 set_f_key_in, // 频率设置按键 set_a_key_in, set_p_key_in ); input clk; input reset; input set_waveform_key_in; input set_f_key_in,set_a_key_in,set_p_key_in; output din; output cs; output sclk; wire clk; wire reset; wire set_waveform_key_in; wire set_f_key_in,set_a_key_in,set_p_key_in; wire [9:0] data_line; wire [1:0] set_waveform_line; wire [15:0] f_control_line; wire [3:0] a_control_line; wire [9:0] p_control_line; wire set_waveform_key; wire set_f_key; wire set_a_key; wire set_p_key; DDS u4(.clk(clk),.dds_data_out(data_line),.set_waveform(set_waveform_line),.set_f(f_control_line),.set_a(a_control_line), .set_p(p_control_line)); TLC5615 U5(.clk(clk),.sclk(sclk),.din(din),.cs(cs),.din_in(data_line)); key u6(.clk(clk),.key(set_waveform_key_in),.key_out(set_waveform_key)); key u7(.clk(clk),.key(set_f_key_in),.key_out(set_f_key)); key u8(.clk(clk),.key(set_a_key_in),.key_out(set_a_key)); key u9(.clk(clk),.key(set_p_key_in),.key_out(set_p_key)); key_coding u10(.reset(reset),.set_waveform_key(set_waveform_key),.set_f_key(set_f_key),.set_a_key(set_a_key), .set_p_key(set_p_key),.set_waveform(set_waveform_line),.f_control(f_control_line),.a_control(a_control_line), .p_control(p_control_line)); endmodule

基于AD9767高速双通道DAC芯片+ cyclone4E FPGA 设计DDS例程Verilog源码quartus13.0工程文件， odule AD9767_DDS( input CLK50M, // input Rst_n, input Key, output [3:0]led, output DACA_CLK, output DACB_CLK, output DACA_WRT, output DACB_WRT, output [13:0]DAC_DATA1, output [13:0]DAC_DATA2 ); wire D_CLK; assign DACA_CLK = D_CLK; assign DACB_CLK = D_CLK; assign DACA_WRT = D_CLK; assign DACB_WRT = D_CLK; assign DAC_DATA2 = DAC_DATA1; pll pll( .inclk0(CLK50M), .c0(D_CLK) ); wire [31:0]Fword; wire

FPGA 实现 DDS 正弦波、方波、三角波发生器 Verilog 程序（已验证）Quartus工程文件。鉴于上次传的只有Verilog代码，怕对于像半年前的我一样的初学者仍然会遇到很大困难，现特把本人课程设计的整个Quartus工程文件一并上传，希望有用。用时只需用Quartus打开工程文件即可编译运行，频率可达16M没问题 FPGA DDS 信号发生器 Quartus工程文件 Verilog

使用Verilog HDL语言设计关于FPGA的DDS源程序。包括正弦波形、三角波形和方波波形三种波形可供选择。

这个是我自己用VHDL语言写的两相数字信号发生器程序 D/A用的是DAC904

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