刚刚接触Verilog这个计数器哪里写错了QAQ求大神帮忙看一下

yuanyuanyue1996 2015-10-20 07:34:50
module QAQ(cnt,clk,reset);
input reset,clk;
output cnt;
reg[7:0] cnt;
always @(posedge clk)
begin
if(!reset) cnt=0;
else cnt=cnt+1;
end
endmodule


为什么那个cnt一直是xxx T_T 刚刚开始学习啥也不会-。-
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花小涛 2016-10-31
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cnt没有初始化
Dream_Recall 2016-04-12
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是 output cnt;的问题吧,应该定义为 output [7:0] cnt;你试试
Nokia5320mini 2016-04-02
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1楼说的对,测试程序有问题
fly 100% 2015-12-29
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clk 估计没有初始化
whf_zju 2015-12-27
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同楼上。 还有就是时序逻辑要用非阻塞赋值的 <=
Taibuzhuanye 2015-12-25
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timescale有定义吗?

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