1. 同一个qdf工程中有verilog的.v文件也有VHDL的.vhd文件；2.testbench仿真一直没输出信号

ztl8043 2015-10-25 07:47:16

如图，有两种后缀的文件，但是在Assignments的Settings里选择format for output时只能选一个，我肯定选verilog HDL，因为用VHDL编写的是芯片的配置文件。

选择的Tool name是Modelsim-altera.然后给了test bench文件相应的时钟输入信号，选择RTL Simulation仿真，之后显示如下图，并没有显示任何波形，包括输出波形。

。
可以肯定的是输入时钟没有问题，因为在另外一台电脑选择Modelsim仿真，显示出来了输入信号，然而所有输出信号都是0或x。

...全文

2293 5 打赏收藏转发到动态举报

写回复

用AI写文章

5 条回复

切换为时间正序

请发表友善的回复…

发表回复

yv1314521 2017-08-03

打赏
举报

不错的问题值得一看

麦田大双鱼 2017-07-02

打赏
举报

老大~~你这个问题后面解决了没？我现在也碰到同样的问题，我程序中也有VHDL和verilog，testbench用verilog写的。怎么搞？谢谢！

ztl8043 2015-10-26

打赏
举报

引用 2 楼 falloutmx 的回复:

你的图里都写明白错误了 ALTERA version only support a single HDL 你选了VHDL，工程里又有verilog文件，怎么编？

如图，有两种后缀的文件，但是在Assignments的Settings里选择format for output时只能选一个，我肯定选verilog HDL，因为用VHDL编写的是芯片的配置文件。可是我的工程里就是用两种语言写的，而且前辈也仿真成功了，我不知道是不是他们注释掉了什么语句。

falloutmx 2015-10-26

打赏
举报

你的图里都写明白错误了 ALTERA version only support a single HDL 你选了VHDL，工程里又有verilog文件，怎么编？

ztl8043 2015-10-25

打赏
举报

刚开始接触这方面的东西，这个是产生某个信号的工程文件，只是在学习中，程序都没有问题，前辈们已经在板子上测试过了

文件可以分为五类： 1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。 2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件） 3. 编译结束后生成的报告文件（.rpt、.qsmg等） 4. 根据个人使用习惯生成的界面配置文件（.qws等） 5. 编...

*.jic JTAG Indirect Configuration File *.pin Pin-Out File *.pof Programmer Object File *.qpf Quartus II Project File

*.jic JTAG Indirect Configuration File *.pin Pin-Out File *.pof Programmer Object File *.qpf Quartus II Project File *.qsf Quartus II Settings Fil

Quartus II工程文件的后缀含义本文为网络整理，大部分内容来自网络。 File Type Extension AHDL Include File .inc ATOM N...

Quartus 的文件管理 Quartus II是一款功能强大的EDA软件。在这个集成开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。 Quartus II以工程（Project）为单位管理文件。保证了设计文件的独立性和完整性。由于Quartus II功能众多，每一项功能都对应一个甚至多个文件类型。在使

硬件设计

6,125

社区成员

11,292

社区内容

发帖

与我相关

我的任务

社区管理员

加入社区

近7日
近30日
至今

加载中

查看更多榜单

社区公告

暂无公告

试试用AI创作助手写篇文章吧

+ 用AI写文章