VIVADO之ILA与时序分析（Xilinx FPGA）

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最近开始学习基于VIVADO的FPGA学习，有几个问题很困惑，希望各位大虾指点。
（1）自己写的逻辑模块IP封装到block design里面去的时候，是先做好时序分析，还是添加进去之后再做时序分析？
（2）ILA添加进去之后，需要重新综合吗？
（3）ILA的工作时钟，需要做时序分析吗？

[guolh]

也想学习vivado呢～～～～～～～

[falloutmx]

增加ILA后，会影响你整个设计的布局布线，因此增加后也要重新综合，重新做时序分析。 一般整体资源占用不多，综合后的速率比较富裕的话不用再约束

[DDRn++]

先做好时序分析，再添加到block design里，对于后期调用更加减少工作量