verilog ldpc编码 求指教

[桃花小筑]

要做ldpc编码的一个小地方，刚学verilog 不是很清楚怎么做，有没有大牛指教一下
1.系统工作时钟50MHz。
2.根据输入的7个数，按照指定的算法产生6*26个数。
3.输入的7个数并行输入，输出的156个数串行输出。
4.所设计模块具备连续工作能力，完成单次运算的时间不超过200个时钟。即每隔200个时钟周期，用户可以输入新的7个数。
模块的各个信号的具体定义如下
Module matrix_gen(
clk,
rstn, //复位信号，低有效

param_ena, //输入参数使能信号，当有效时，端口的参数才会被读入
pa,pb,pc,pd,pe,pf,pmod, //设置的7个参数信号

dataout, //生成的数据
datacnt, //数据计数
dataena //数据有效指示
);
input clk;
input rstn;
input ena;

input [7:0] pa,pb,pc,pd,pe,pf ;
input [4:0] pmod;
input param_ena;

output [7:0] dataout;
output dataena;
output [7:0] datacnt;

[年轻的国王]

我也在做基于FPGA的LDPC编码，同问