CPU总线（MCU总线）与AHB/APB有什么关系？

Joeker 2016-09-05 11:59:43

如题，CPU总线（MCU总线）与AHB/APB有什么关系？

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huishao94 2017-07-21

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同问，感谢各位回复。

chenqiu1015 2016-10-11

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AHB/APB都是ARM制定的高级微控制器总线体系AMBA中定义的两种不同的总线，AHB（高级高性能总线）是中枢总线主要负责连接处理器、存储器等，APB（高级外设总线）主要用于连接低功耗外设的，这些总线共同构成了芯片内部各模块之间通信的桥梁。

uid123 2016-09-06

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CPU总线是宽泛的说法，AHB、APB是CPU总线应用的一种具体实例。如CPU总线=人，AHB=白人，APB=黑人，

内容概要：本文详细介绍了基于Cortex-M3的MCU最小系统，涵盖AHB和APB总线结构、双端口SRAM设计以及FPGA实现。首先，文章展示了AHB总线接口及其关键特性，如HSIZE参数支持多种位宽访问和HREADY信号用于等待状态插入。接着，描述了双端口SRAM的设计，使得bootloader和用户程序可以在不同时间域独立运行。此外，文章还提供了详细的Makefile脚本，用于仿真、FPGA合成和烧录。同时，介绍了SWD调试模型，允许通过Python进行硬件交互。最后，讨论了如何在APB总线上添加自定义外设，并展示了实际应用实例，如GPIO驱动和LED控制。适用人群：嵌入式系统开发者、FPGA工程师、硬件爱好者。使用场景及目标：适用于希望深入了解Cortex-M3内部架构、总线通信机制及FPGA实现的人群。目标是掌握MCU底层硬件设计，提升对总线架构的理解，并能够动手搭建和调试类似系统。其他说明：文中提供的代码片段和工具链设置为读者提供了一个完整的开发流程，从仿真到实际硬件部署，帮助读者快速入门并深入研究。

内容概要：本文详细介绍了在FPGA上实现基于Cortex-M3的MCU系统的RTL设计过程。该系统主要由Cortex-M3 MCU、AHB和APB总线、UART串行通信模块、四通道定时器以及SWD仿真模型构成。通过Verilog代码展示了各个模块的具体实现方法，并提供了配套的firmware驱动和支持仿真测试的脚本。此外，还讨论了如何利用VCS进行仿真测试，确保各组件功能正确无误。文中提到的应用案例包括UART收发测试和FreeRTOS与LwIP的配置。适合人群：具备Linux EDA环境基础的MCU初学者，尤其是对FPGA技术和嵌入式系统感兴趣的开发者。使用场景及目标：① 学习和掌握FPGA平台上Cortex-M3 MCU的设计与实现；② 探索AHB/APB总线的工作原理及其在实际项目中的应用；③ 实现UART串行通信和定时器功能，为后续复杂项目打下坚实的基础。其他说明：该工程目前暂未包含DMA、高级定时器和以太网等功能，但计划在未来逐步加入。所有代码均采用开源形式发布，仅供学习交流之用，不得用于商业目的。

基于FPGA的Cortex-M3 MCU系统：带AHB APB总线与UART硬件RTL源码，支持ARMGCC与SWD仿真调试，扩展功能丰富的MCU开发平台（暂不含DMA和高级定时器）,基于FPGA的Cortex-M3 MCU系统：RTL源码工程，含AHB APB总线、UART串口、四通道定时器，配套仿真与驱动，可扩展用户程序与IP调试功能（非DMA和高级定时器版本）,FPGA上实现的cortex-m3的mcu的RTL源码，加AHB APB总线以及uart的硬件RTL源代码工程使用了cortex-m3模型的mcu系统，包含ahb和apb总线，sram，uart，四通道基本定时器，可以跑armgcc编译的程序。带有swd的仿真模型。可以使用vcs进行swd仿真读写指定地址或寄存器。带有的串口uart rtl代码，使用同步设计，不带流控。带有配套的firmware驱动，可以实现收发数据的功能。带有的四通道基本定时器，可以实现定时中断，具有自动reload和单次两种模式。用于反馈环路实现、freertos和lwip等时基使用。暂时不包括架构图中的DMA，高级定时器和以太网，后期

基于Cortex-M3 MCU系统的FPGA RTL源代码工程——包括AHB总线、APB总线、UART串口及四通道定时器，支持ARMGCC编译与SWD仿真调试，扩展用户IP调试与程序运行，部分高级功能待开发。,FPGA上实现的cortex-m3的mcu的RTL源码，加AHB APB总线以及uart的硬件RTL源代码工程使用了cortex-m3模型的mcu系统，包含ahb和apb总线，sram，uart，四通道基本定时器，可以跑armgcc编译的程序。带有swd的仿真模型。可以使用vcs进行swd仿真读写指定地址或寄存器。带有的串口uart rtl代码，使用同步设计，不带流控。带有配套的firmware驱动，可以实现收发数据的功能。带有的四通道基本定时器，可以实现定时中断，具有自动reload和单次两种模式。用于反馈环路实现、freertos和lwip等时基使用。暂时不包括架构图中的DMA，高级定时器和以太网，后期陆续会加。可以运行用户程序，可以加挂用户ip进行仿真调试。除了使用了必要的cmsdk的模型，ahb apb总线生成代码和fpga ip核外，整个工程都是，脚

apb总线，主要用于芯片设计时内部总线协议的设计及外挂设备与MCU之间的数据读取与写入

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