FPGA加入signaltap出现工程不稳定现象。

lzx6901152 2016-12-16 06:02:53
我在做网口出数据的工程。如果不加signaltap或sdc约束文件,fpga可以正常向PC发数据而且没有丢包。如果加了signaltap或sdc约束文件,我看里面信号是正常,但PC就是收不到数据。
如果把signaltap或sdc约束文件从工程中移除,fpga就能和pc正常通信。我注意到虽然能正常通信,但编译报告中有这样的错误:



不知道加入signaltap就不行是不是跟这个有关呢。
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weixin_44001903 2019-08-01
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你好,我看到了你的这个数字移相器,你还有原工程能给我发下吗?(没有积分了)邮箱:1157195476@qq.com
谢谢了
lzx6901152 2017-05-27
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一般来说是signaltap占用资源过多的问题,建议使用外置逻辑分析仪。
shoushandian1687 2017-02-16
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你好,请问楼主找到原因了吗?我也遇到的相同的问题
lzx6901152 2016-12-19
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不好意思 我弄错了。如图是我能正常通信时的资源占用率。可能并不是资源占用率引起的状况。
lzx6901152 2016-12-19
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感觉很有道理 不加signaltap 里面Total memory bits占用到59%。请教一下,一般来说,对于Altera的片子,在保证稳定性的情况下,资源利用率 能达到多少呢?
fly 100% 2016-12-19
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估计资源用到70%以上了,先砍一些模块下去做signaltap的抓波形。 搞完了再把signaltap 去掉模块加回来。他吃资源多了里面的布线就不行了。
fuchouzhe 2016-12-16
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当然,signaltap实质是占用片上RAM的

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