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guolh 2017-02-07
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板子看着不错啊
fly 100% 2016-12-28
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可能是这个led的和FPGA的io口连接，但是这个io口没有被配置成输入三态。
qq_33865994 2016-12-26
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我写的代码，帮忙看一下，谢谢
qq_33865994 2016-12-26
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module display_7(
input CLK,
input SW_in,
output reg [10:0] display_out
);
reg [2:0] sel=0;
wire Z;
reg [5:0]Q;
parameter K=16;
parameter MM=31;
wire ld;
assign ld=Q>=MM;
assign Z=Q<K;
always @(posedge CLK)
Q<=ld?0:Q+1;
always@(posedge Z)
begin
sel<=sel+1;
if(sel==4)sel<=0;
end
always @(posedge Z)
begin
if(SW_in==0)
begin
case(sel)
0: display_out <=11'b0111_1001111;
1: display_out <=11'b1011_0010010;
2: display_out <=11'b1101_0000110;
3: display_out <=11'b1110_1001100;
default: display_out <=11'b1111_1111111;
endcase
end
else
begin
case(sel)
0: display_out <=11'b1110_1001111;
1: display_out <=11'b1101_0010010;
2: display_out <=11'b1011_0000110;
3: display_out <=11'b0111_1001100;
default: display_out <=11'b1111_1111111;
endcase
end
end
endmodule
