modelsim 修改源代码后重新加载波形,如何操作??? [问题点数:100分]

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修改代码后如何使用modelsim仿真
1、对<em>修改</em>的部分进行<em>重新</em>编译,只<em>修改</em>了testbench文件则<em>重新</em>编译tb文件,只<em>修改</em>了模块文文件则只编译模块文件,很多文件都<em>修改</em>了,按住Ctrl选择多个文件一起<em>重新</em>编译。 2、然后在<em>波形</em>窗口或者工程窗口,重启仿真(Restart),不需要再次选择tb文件运行仿真。 3、提示文件被<em>修改</em>,选择Reload即可 4、查看<em>波形</em>窗口运行仿真,<em>波形</em>就出来了。 5、如<em>波形</em>信号没有,...
VIVADO 级联 MODELSIM 仿真 RE-LAUNCH 问题
VIVADO 级联 MODELSIM 仿真 RE-LAUNCH 问题   用 ISE 级联好后,<em>修改</em>设计代码,可以直接<em>重新</em> run do 文件进行仿真,不必关闭 Modelsim。 Vivado 级联 Modelsim 仿真出现<em>修改</em>设计代码后<em>重新</em> run do 文件,<em>波形</em>没有随着代码<em>修改</em>而改变, 打开 Vivado 工程目录下生成的 do 文件看了下。   我们需要 run 的是这...
Modelsim-Quartus调用modelsim重新修改Verilog文件在modelsim重编译出错问题解决办法
问题描述:       在用quartus进行RTL设计时,大家通常会设置仿真工具为<em>modelsim</em>。在进行时序仿真时,quartus直接调用<em>modelsim</em>仿真。但是发现原来设计的rtl文件出错而进行<em>修改</em>后,直接在<em>modelsim</em>下编译出现报错。通常只用关闭当前<em>modelsim</em>仿真,从新在quartus中打开仿真并调用<em>modelsim</em>。我们发现,quartus<em>重新</em>调用打开<em>modelsim</em>这一方式...
Vivado运行RTL分析闪退的解决办法
最近学校学习硬件方面的知识,用到了vivado软件,然而我的vivado在RTL分析的时候闪退,画不出电路图,在尝试了各种方法之后,偶然发现了解决办法。 就是打开vivado项目的时候用项目文件夹的.xpr文件打开,而不是先打开vivado再找到项目,这个方法亲测可行。 希望能够帮到大家 话说成功的在下面评论留个言呗~~~ :)...
Vivado使用技巧(10):编辑与改写IP核源文件
有些时候,根据设计需求可能会想要<em>修改</em>IP核生成的源文件(只能<em>修改</em>未加密文件),包括HDL文件和XDC约束文件。 这种<em>修改</em>不能直接<em>修改</em>源文件,因为在后续设计流程中,IP可能会复位或<em>重新</em>生成,导致<em>修改</em><em>操作</em>被复原。本文将介绍编辑与改写IP核源文件的方法,不过仍然需要注意两点: 某些IP核包含其它的层次化子IP核,这类IP核源文件不可<em>修改</em>; IP核的Core Cotainer特性必须被禁用。 ...
vivado与modelsim的联合仿真(二)
最近在做Zynq的项目,曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程,使用中发现前者及其不方便后者有诸多不稳定。近期得闻Xilinx退出Vivado2013.4,就迫不及待的想试用一把,看之前的bug是否有修复,稳定性有没有变好,就从和ModelSim的联合仿真做起吧。        其实Vivado IDE本身具有强大的仿真工具vivado sim
Vivado使用技巧(22):综合策略与设置的选择
综合(Synthesis)是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具,支持System Verilog 2012、Verilog 2005、VHDL 2008、混合语言中的可综合子集,以及XDC设计约束文件(基于工业标准的SDC文件),此外还支持RTL属性来控制综合细节。 综合设置选项 在Flow Navigat...
ISE修改程序后,不必关闭modelsim重新打开!!!
1、  <em>修改</em>程序后<em>重新</em>仿真。使用命令 do name.fdo  即可<em>重新</em><em>加载</em>,不必关掉<em>modelsim</em><em>重新</em>打开。name为测试文件的名字。2、  <em>重新</em>添加信号在当前查看的wave界面点击保存,或者file---save format。保存名称自定。<em>重新</em><em>加载</em><em>modelsim</em>时,使用命令do name.do  name为自定义名字。...
如何modelsim中保存波形以便下次使用 指定时间段内的仿真波形
之前在网上搜了好久<em>如何</em>将<em>modelsim</em>中的<em>波形</em>保存起来以便以后使用,因为有的时候仿真实在太花时间了,仿真了几十分钟的<em>波形</em>说没就没了。最后查了一下官方的文档,找到了一篇saving waveforms between two cursors,记录一下。比如说如下这一张图片,我们<em>如何</em>去存储它呢。一种方法是保存为图片,不过没什么用,还有一种方法就是保存为wlf文件。我们看左下方的打红圈的位置,有一个绿...
modelsim 设置波形颜色-文档使用
路径:tools-by windows-wave windows中进行设置颜色设置:除了gird color和background的颜色设置为白色,其他都设置为黑色
Modelsim 的波形观看方法
1.时序逻辑电路的<em>波形</em>观看方法要点:以时钟上升沿为界限,上升沿前看输入,上升沿后看输出,由输入得到输出。举例:在此时序逻辑电路中,输入信号为if()中的两个变量:time_1s_cnt和time_100s_cnt,二者决定了输出信号time_1s_cnt的变化,在仿真<em>波形</em>中,时钟上升沿前要看“time_1s_cnt和time_100s_cnt”两者的值,其值决定了时钟上升沿后的“time_1s_c...
Vivado 2017、2018 add sources后出现non-module问题的解决办法
使用vivado的时候可能会出现non-module的问题,排除自己的模块写错的可能性,会出现以下报错信息: 如果点add source后发现生成的模块分配到的是non-module,那么很有可能遇到和我一样的问题,我使用的版本是vivado2017.4。 官网已给出解决方案,解释如下: 1.下载补丁网盘链接  https://pan.baidu.com/s/1XSRn5cg17grC9...
Vivado使用误区与进阶——如何读懂用好 Timing Report
《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过 约束是为了设计服务,写入Vivado中的XDC实际上就是用户设定的目标 ,Vivado对FPGA设计的实现过程必须以满足XDC中的约束为目标来进行。那么: <em>如何</em>验证实现后的设计有没有满足时序要求?<em>如何</em>在开始布局布线前判断某些约束有没有成功设置?<em>如何</em>验证约束的优先级? 这些都需要用到Vivado中的
modelsim 保存仿真结果(波形文件)
1、在wave界面,将仿真<em>波形</em>保存为 .do文件(信号文件)。 2、切换左边任务栏至“sim”,,点击保存,给将要保存的 .wlf文件(<em>波形</em>文件)命名。 3、保存,OK,关闭<em>modelsim</em>. 4、重启<em>modelsim</em>,open 之前保存的 .wlf文件,然后 load 对应的 .do文件。
modelsim SE-64 10.1c 波形加载慢的问题解决办法
用Modelsim仿真时,设置的仿真时间如果过长,bi'ru
modelsim中仿真波形设置的保存
为了方便以后察看仿真结果,可以将仿真<em>波形</em>保存在.Wlf文件中: 一.保存过程: 1.完成仿真<em>波形</em> 2.切换到sim视窗 3.点击保存图标,可以直接保存为.wlf文件 二.打开过程 1.打开<em>modelsim</em> 2 file菜单打开.wlf文件(要在文件类型中选择.wlf类型) 3.确定之后出现sim视窗 4.选中窗口中的测试文件名右击————add wave即可在wave窗口打开该测
modelsIM输出波形无变化的可能原因
1、一些reg变量没有赋初值,比如clk;或clk没有加激励,比如initial begin clk = 0; always#(period/2) clk = ~clk; end2、显示信号没有选择适当的进制注意观察object中各变量的value值,这是在默认None的情况下输出的<em>波形</em>,看不出<em>波形</em>的情况。<em>修改</em>进制步骤:...
modelsim修改波形窗口字体
Tool--&amp;gt;Edit Preference找到treefont选择字体即可
【FPGA】2,quartus,ModelSim仿真的建立,调试时间窗口宽度,FPGA最小系统,特殊引脚
1,建立testbench文件2,打开vt文件,双击编辑3,,注意下面的1,2对应4,查看RTL5,仿真6,下面就是ModelSIM界面了,调节<em>波形</em>显示时间间距
modelsim波形窗口打开
下拉菜单view-&amp;gt;wave即打开<em>波形</em>窗口
modelsim 没有波形的一个问题
继上次<em>modelsim</em>与爱奇艺客户端冲突后,最近又给自己挖了一个坑,现在找到坑的原因了。帮助跟我遇到相同问题的人。 打开<em>modelsim</em>出现的界面如图,无法点停止,也无法点运行。解决办法,testbech文件里把reg eachvec;和@eachvec;加上,我就是自己不明白它的用处,删了它,结果不知道错误的原因。它的作用不明白,但是注释就有可能看不到<em>波形</em>。
modelsim仿真添加中间信号波形的方法
首先在instance中找到所需的信号,将其add to wave.此时wave显示的是no data。 然后点击simulate->restart->ok,再simulate->run->run all,即可得到新的仿真<em>波形</em>。
Modelsim打开、生成VCD文件
很多时候,需要把VCS仿真的<em>波形</em>导入到Modelsim中进行观察,这个时候无法直接查看,因为Modelsim只支持.wlf<em>波形</em>文件,所以需要做格式转换。 VCS仿真后的<em>波形</em>可保存为VCD(value change dump:值变转储)文件,是ASCII格式,该文件包含设计中指定变量的取值变化信息。包括文件头信息、节点变化、取值变化。那么<em>如何</em>用Modelsim来打开该文件呢?用Modelsim打开V
ModelSim看例化内部的信号波形
sim窗口中,右键单击实例->"Add"->"To Wave"->"All items in design"
ModelSim显示模拟波形
问题是,要看一个振幅调制的输出<em>波形</em>,ModelSim默认的是数字输出,想直接看<em>波形</em>。这个问题应该不难,想想看ModelSim肯定支持这种功能,只是要摸索一下。一般都是点右键,果然有一个Format,里面有一个Analog选项,点上它,弹出了对话框,先用默认的试试看,输出<em>波形</em>感觉显示的幅度太小,看起来不方便,再回过头来把对话框里的值调整一下,得到了一个比较好的<em>波形</em>。不过问题就出现了,出来的<em>波形</em>上下重叠了。 菜单栏里逐个找了一遍,发现也有一个Format,里面有h
怎样使用Debussy+ModelSim快速查看前仿真波形
引子:ModelSim是HDL仿真软件,Debussy是<em>波形</em>查看软件;搭配使用,相当爽。此处所谓快速查看前仿真<em>波形</em>仅为抛砖引玉,大家不要拘泥于此。两款软件的功能都很强大,请自行研究。注:本篇博文的软件环境为:Debussy 5.3v9 + Modelsim SE 6.5配置篇1 安装、和谐软件。略。2 拷贝文件..\Novas\Debussy\share\PLI\<em>modelsim</em>_pli\WINN...
优化/提高modelsim的仿真速度
背景    最近在做基于FPGA的CT图像重建算法仿真方面的工作,需要用Modelsim对算法部分的RTL代码进行功能仿真测试。在用<em>modelsim</em>进行仿真时,发现仿真速度较慢,<em>modelsim</em>仿真1.2us的RTL代码逻辑,就消耗了物理时间约1S。我的一帧图像数据大概需要3S的代码逻辑,那么算下来对应的物理时间就是N天(没细算),顿时心凉凉了!于是,在网上查了半天,发现现成的解决方案帖子不多,于...
ModelSim中如何指定信号的数值进制
<em>modelsim</em>仿真中的<em>波形</em>文件默认显示是二进制,而在仿真的过程中16进制的数据查看可能会更方便。 1.这是 可以通过<em>修改</em><em>modelsim</em>安装目录下面的<em>modelsim</em>.ini文件里面的DefaultRadix 值实现 ; Default radix for all windows and commands. ; Set to symbolic, ascii, binary,
modelsim手动建立仿真波形
里面详细介绍<em>modelsim</em>仿真建立过程,及手动编辑仿真<em>波形</em>方法,官方教程,英文原版
关于modelsim仿真出现红线的问题
最近一直在学习通信技术,调制解调之类的东西,自然用了不少quartus ,<em>modelsim</em> <em>modelsim</em>仿真的时候发现出现了红线,觉得程序写的也没有什么问题。很简单的一个分频。 最后各种找,然后自己也想了想,发现是因为没有初始化的问题。因为<em>modelsim</em>也不知道数据一开始的时候到底是0(低电平),还是1(高电平),所以说不能正确的执行你写的代码,初始化之后,就能输出期望的<em>波形</em>了。 当然
Modelsim仿真查看内部信号
Modelsim仿真查看内部信号
ISim使用技巧
ISim使用技巧   安装好ISE,系统已经自带了ISim仿真软件,相比于专业的仿真软件Modelsim,ISim是免费的,不用编译库,小型设计仿真速度较快,对于轻量级的设计应该是完全足够的。Modelsim作为专业的仿真软件,具备了ISim的所有功能,同时还具备了ISim不具备的功能比如<em>波形</em>显示,任意添加中间变量到<em>波形</em>图中,数据导出等。不过能够真正用好ISim,掌握住仿真技巧,你就无
modelsim改变波形背景颜色
将鼠标点击激活wave窗口,然后在菜单栏选择tools--edit preferences,选择window list中的wave windows,选择右边的wavebackground,这就是设置背景颜色的
应用quartus11.0及modelsim实现的PWM波形仿真(一)
FPGA
用ModelSim查看ChipScope所抓取的波形
在线查看ChipScope所抓取的信号比较方便,但有时在调试过后又想看之前的数据,那么这时我们就应该将其保存下来。 步骤1.选择ChipScope里的File-Export,输出Format选择VCD,Signals to Export 选择“Waveform Signals/Buses",a.vcd 步骤2.打开ModelSim,File-Change Directory,选择VCD文件所在
应用quartus11.0及modelsim实现的PWM波形仿真(二)
主要是关于quartus和<em>modelsim</em>的联合仿真。
modelsim输入信号
<em>modelsim</em>输入信号 2012-06-02 22:18:09 分类: 嵌入式 一,DO文件的应用和工作方式     执行File/New/Souce/Do命令,进入Do文件编辑方式,在编辑窗口输入仿真批处理文件的代码,以.do为扩展名保存文件,调用方式:do filename parameters,完成对设计的仿真 用do文件进行仿真真得很方便,
modelsim使用 1】打开vcd文件
很多时候,需要把VCS仿真的<em>波形</em>导入到Modelsim中进行观察,这个时候无法直接查看,因为Modelsim只支持.wlf<em>波形</em>文件,所以需要做格式转换。 VCS仿真后的<em>波形</em>可保存为VCD(value change dump:值变转储)文件,是ASCII格式,该文件包含设计中指定变量的取值变化信息。包括文件头信息、节点变化、取值变化。那么<em>如何</em>用Modelsim来打开该文件呢?用Modelsim打开V
Verilog学习笔记3:解决ModelSim闪退的问题
     当前的Quaruts需要ModelSim进行仿真,但是今天在使用时,不能正常进行时序仿真。直接使用ModelSim进行仿真,只要一仿真,ModelSim就立即退出(闪退)。    从网上多方查找原因,大多说是与“爱奇艺”有关,但是我的计算机中,并没有装爱奇艺。    对Windows进行设置,在启动时,禁用所有应用程序,仍然不能解决问题,网上说要重装计算机了,太麻烦了,继续寻找原因,感觉...
modelSIM仿真时objects空白无显示问题
笔者在做modelsIM实验时,在编译好相关文件后,准备进行相关仿真实验,此时意外发生了。 无论笔者怎么点击仿真界面,object页面下始终没有是空白没有任何东西。同时,下方的transcript页面底部一直显示loading....。在等待足够长的时间后,最终显示“failed to start simulation kernel”。 对于这种状况,目前网络上的给出了两种方法。 1)点击工
FPGA-Modelsim仿真不出来波形可能的原因
今天算是涨了教训,代码写完了,仿真<em>波形</em>就是不出来,捣鼓了一晚上,最后发现是一段代码的问题,如下。reg [7:0]Data; always Data='0'+Time;这里是想实现Data能随Time的变化而变化,实现assing类似的效果,但这样的写法应该是错误的,因为书上并没有这样的写法,并且正因为这个,导致Modelsim仿真<em>波形</em>不能出来,至于为啥,我才学,不知道,只能说这是血与泪换来的教训吧
作品交流:为什么ModelSim仿真无波形
Q: nimade 163 杜老师,你好。希望你在百忙之中抽出时间帮我解决一下这个问题: 例程E5_5_FpgaASKDemodGate在ise里启动<em>modelsim</em>后,一片空白。其它的例程没有问题。见附件。 望帮忙解决问题。谢谢了。   A: 你好。根据你的描述,其它例程能够正确仿真,说明软件环境安装没有问题。 由于你的截图没有Modelsim提示信息的内容,我只能猜测原...
MATLAB 与Modelsim之间通过Linker的联合仿真
Link for ModelSim介绍** Link for ModelSim®是一个把MATLAB/Simulink和针对FPGA 和ASIC的硬件设计流程无缝连结起来的联合仿真的接口扩展模块。它提供一个快速的双向连接将MATLAB/Simulink和硬件描述语言仿真器Modelsim连接起来。使二者之间直接的联合仿真成为可能,并且让你更高效的在MATLAB/Simulink中验证Mod...
如何解决ISE工程移植后,仿真时提示modelsim路径不对或者版本不对问题
     在将别人的ISE工程文件直接拷过来,在自己的ISE上运行并调用<em>modelsim</em>仿真时,有时会提示Library directory的问题。这时需要去检查你拷过来的工程文件里是不是没有<em>modelsim</em>.ini文件,如果没有,你需要找一个之前在自己ISE上建立并经过仿真的工程文件,在里面找到<em>modelsim</em>.ini文件,直接copy到你从别人拷过来的工程文件夹下,这样一般就不会提示LIbra...
关于QUARTUS调用modelsim仿真时出现的闪退问题解决
说来也是郁闷,之前调用仿真的顺利的一逼,突然。。。蹦瞎卡拉卡,出现闪退,你大爷。。。这还怎么玩?最后检查,发现是不知道什么时候安装了捆绑插件爱奇艺引起的,后来在360垃圾清理里面把它给删除了,终于又可以用了。。。。
modelsim波形
1)使用"dataset save sim filename.wlf "保存仿真<em>波形</em>,  filename.wlf文件的名字可以自己任意取。打开时候直接file-open -filename.wlf文件就可以了。    2)(但是有这样的情况出现,如果在保存wlf前,你改动了某些信号的位置,下一次打开是会回到原先的位置)可以把do文件一起保存,在下一次打开wlf文件后,再打开do文件,你先前的
modelsim仿真中 do文件的写法技巧
Modelsim之 DO文件简介          网上的关于DO文件的编写好像资料不多,比较杂,所以本人总结一下常用的简单语法,方便大家查看。其实本人也刚接触DO文件没多久,有纰漏很正常,欢迎指正批评,互相学习。PS:写得有点乱   还有一个值得注意的是 我在看到这篇文章的时候我正在仿真一个verilog文件,文件中调用了一个ROM , 但是我怎么仿真 rom的输出文件都有问题, 经过一个Q
Modelsim/QuestaSim教程——DO文件篇
如果你对Modelsim/QuestaSim还不是很熟悉,玩熟再来。下面介绍使用DO文件实现自动仿真的功能。 <em>源代码</em>在最后面,先介绍<em>如何</em>配置它。 一、设置好testbench文件名,不需要写后缀名,但必须是.v,.vt,.vhd,.vht文件。 二、设置仿真时长。 三、设置显示器的分辨率,用于把wave窗口最大化。 四、设置工程目录的路径,请把你的源文件都放在
Quatus联合modelsim仿真无法产生波形原因分析
Quatus ii联合<em>modelsim</em>仿真无法产生<em>波形</em>或<em>波形</em>一直为Hiz状态原因分析 最近用用<em>modelsim</em>仿真Quatus写的testbench,遇到了<em>波形</em>无法产生的问题,一直卡在这里很久都没找到原因,经过一番分析和各种乱试,终于找到原因了。  在设置编译的test bench的时候,一定要把顶层模块设置为xx_vlg_tst(),就是启动test bench template wri
modelsim波形打印成TXT文件,ISE工程,verilog语言
笔记已<em>修改</em> 打印程序如下: reg [15:0] i;   always @ (posedge clk_30M72)   begin       if (rst)           i &amp;lt;=0;       else if (i&amp;lt;10000)               i &amp;lt;= i+1;        else           i&amp;lt;= 10000;  end  ...
Quartus II 18.0 基于Modelsim仿真快速入门
Modelsim仿真快速入门,基于最新版本Quartus II 18.0版本
modelsim中testbench的编写总结
1.激励的设置 相应于被测试模块的输入激励设置为reg型,输出相应设置为wire类型,双向端口inout在测试中需要进行处理。 方法1:为双向端口设置中间变量inout_reg作为该inout的输出寄存,inout口在testbench中要定义为wire型变量,然后用输出使能控制传输方向。 eg: inout [0:0] bi_dir_port; wire [0:0] bi_dir_po
解决分频模块modelsim下仿真输出为stx的错误
今日对一个普通的分频模块进行仿真,程序源码来自《verilog hdl应用程序设计实例精讲》的uart例程,quartus ii下仿真正常,但是<em>modelsim</em>下出现输出分频信号为stx型,也就是不确定信号,以红线表示。程序如下: module uart_clkdiv(clk, rst_n, clkout); input clk; input rst_n; output clkou
在Modelsim仿真中显示状态机名称
经过网上的搜索及自己的实验,总结在Modelsim仿真中显示状态机名称的三种方法。下面以一个具体的实例进行讲解。 实例功能:引入状态机实现2分频,这里使用状态机完全只是为了说明<em>如何</em>在仿真中显示状态机名称。 状态转移图: 设计文件代码: 1 module fsm( 2 input clk, 3 input reset_n, 4 output reg clkout 5 )...
modelsim 快捷键
1. <em>波形</em>窗口(Wave)     鼠标<em>操作</em>:         Ctrl+鼠标左键从左上向右下拖拉:放大(选中区域)         Ctrl+鼠标左键从左下向右上拖拉:缩小         Ctrl+鼠标左键从右下向左上拖拉:缩放至满屏         鼠标左键拖拉:移动最近的光标         Ctrl+鼠标左键在滚动条上点击:滚动至顶部或底部(竖直滚动条上)、左端或右端(水平滚
modelsim仿真wave中数据变量导出到txt文档
试过几种网上说的方法,就这个试通了。在verilog程序中添加相对应的代码即可。 reg [7:0] i =0; always @ (posedge clk) begin if (!rst_n) i <= 255; end integer w_file; initial w_file
Modelsim/QuestaSim教程——基础篇
写完HDL代码,当然要仿真一下,这时可以使用quartus自带的qsim或者ISE自带的isim来仿真,但是,业界推荐使用Modelsim。 Modelsim的版本比较多,一般是用功能最全的SE版。其中,AE/ASE是集成了Altera库的版本(仿真quartus的IP核,会轻松很多),XE是集成了Xilinx库的版本(仿真ISE的IP核,会轻松很多)。 QuestaSim其实就是Models
用Modelsim SE 10.1a进行仿真的大致步骤
系统windows10 64bit,modesim SE 10.1c 64bit 以4bit加法器为例1.新建工程project,File->New->Project,选择好Project文件路径(Project Loacation)(默认win64)和文件名(add_4)。 2.在下一步到Create New File(输入自己Verilog文件名称add_4)->Add file as typ
modelsim中显示正弦波
http://blog.sina.com.cn/s/blog_a73f94190102w68y.html
Modelsim软件窗口顺序打乱后如何恢复初始状态
Layout->reset
modelsim显示内部信号波形
首先在打开所建立的project中的待仿真的文件,然后在Modelsim菜单栏中单击Simulate—>Start Simulation—>保持Enable Optimization的选定状态,然后单击Optimization Options—>Visiblity—>Apply full visibility to all modules(full debug mode)—>ok—>ok。 在界
ModelSim仿真时测试模块端口无输出的一种情况
        在使用ModelSim仿真的时候出现给了激励信号,模块端口却没有输出的一种情况。经排查是在测试激励文件(tb)里面没有给模块复位导致的。比如待测试模块(module)中有对reg型变量的<em>操作</em>,reg型变量是在复位信号下赋初始值的,因为在测试激励文件中,没有给复位信号或者一直使能会导致在使用ModelSim仿真时仿真软件不知道寄存器初始值的情况,因此与寄存器相关联的端口在仿真<em>波形</em>中没...
ModelSim+ISE(仿真)
ISE:进行源码编写、测试脚本编写、进行行为级仿真 MoselSim:生成测试激励<em>波形</em>,进行观察调试 HDL:Verilog 问题:仿真<em>波形</em>线出现蓝色或红色(HiZ,U) wire信号是为导线类信号,没有设定初始值,需要在test bench文件中加以申明,作为测试信号激励; output信号可以直接申明为reg信号,结构化语句中,等号左边的赋值对象是为寄存器类型信号。
将Quartus波形图导入至matlab的方法
1.          <em>波形</em>文件.vwf的仿真报告的页面,选择save section report as,存储为.tbl格式的文件 2.           用excel打开该文件,弹出文本导入向导,此时选择固定宽度,点下一步 3.           拖动竖线以选择分割数据列的位置,拖动好后选择下一步 4.           选择数据类型,在对应列选择,注意要选择文本型或是忽略
modelsim中当你的波形出不来的时候你改怎么办呢?
在<em>modelsim</em>中进行仿真的时候,当你的<em>波形</em>出不来的时候,你该怎么弄呢!入门者请关注,或许对你有帮助!!
quartus波形仿真破解MODELSIM
(1)对于Quartus14.0安装时自动安装了<em>modelsim</em>的ae和ase两个版本,分别位于D:\Program Files\altera\14.0\<em>modelsim</em>_ase和D:\Program Files\altera\14.0\<em>modelsim</em>_ae目录下(根据自己的安装路径而定)。其中ae是免费的,包含有altera的FPGA芯片,而ase除了altera的外,还有xilinx的,库更...
ise调用modelsim时,怎么改变仿真时间呢
我用ise调用<em>modelsim</em>时仿真时间只有1000ns,时间不足,怎么设置能让仿真时间变大一些,各位大神帮帮忙了 zbhbyc (2012-5-21 10:11:36) run 100us 采用命令run+时间 dearhero (2012-5-21 10:38:05) 在<em>modelsim</em>安装目录下将其.ini文件中的默认仿真时间改
modelsim 和 matlab 联合调试 ,显示 正弦波
首先要用matlab生成 正弦波,并且显示出来。 贴代码: N = 256; n = 1:256; x = fix(128 + (2^7 -1) * sin(2 * pi* n/N)); fid = fopen('E:/matlab/sin.txt', 'wt'); fprintf(fid, '%x\n',x); fclose(fid); fid = fopen('I:/matlab/s
Modelsim仿真如何查看内部信号
Modelsim仿真<em>如何</em>查看内部信号 一般Modelsim看的信号<em>波形</em>都是test bench中定义的默认信号。有时候需要看模块内部信号。 可以选择sim窗口,查看internal,一般选择需要查看的信号在Objects窗口出现的信号,根据需要直接拖到Wave窗口即可。 还可以采用的方法是在Transcript窗口输入命令add wave /testbench_name/design_u...
Modelsim的脚本仿真流程
<em>modelsim</em>的脚本仿真流程关于脚本化仿真当我们学习FPGA开发流程时, 最先接触的仿真流程是使用电路编译工具自带的<em>波形</em>仿真器。 这种方法的好处是简单直观, 容易快速上手。 但是对于复杂的电路, 会有更多的仿真需求, 比如能够设定复杂时序格式的激励数据, 或者 需要能够进行数据的自动对比分析,以及把仿真结果数据导出到文件系统使用其他的工具分析。对于上述的复杂情况, 需要使用专门的HDL仿真器,比如
Modelsim查看中间变量
安装完成之后,先在Modelsim中File——New——Library,默认会建立work库建立好work库后,File——New——Project,新建一个工程,导入写好的verilog文件和verilog test bench文件,并在Workspace空白处右键编译所有文件。当前在Workspace的Project标签下,选择Library标签,可以看到work目录,选择刚才建立的test
modelsim 直接创建仿真,而不是从Quartus II 或者 Vivado 仿真
在<em>modelsim</em>里,新建工程,然后将需要被仿真的所有源文件加入,并且加入对应的testbench,然后进行编译,编译通过并且没有错误,就可以进行仿真了。 simulation 里选择 start simulation ,然后会弹出需要仿真顶层文件设置,然后在 work 里找顶层文件。然后选择需要仿真的文件,ok。 然后在下面的图中进行变量选择,然后将其添加到<em>波形</em>, Add w
modelsim仿真带ROM的程序需要convert_hex2ver.dll
需要使用<em>modelsim</em>仿真带ROM的程序的同学可能要用到,不谢。
使用ModelSim进行时序仿真
一、准备工作 首先需要EDA综合工具生成用于功能或时序仿真的网表文件(VHDL为.vho,Verilog为.vo),以及使用EDA仿真工具进行时序仿真时所需要的包含时序延时信息的标准延时格式输出文件(.sdo)。 这里我们以EDA工具为ALTERA的Quartus II 9.0为例,使用Verilog DHL,讲解<em>如何</em>使用Quartus II 9.0生成ModelSim 6.2b时序仿真所需的
用ModelSim仿真SDRAM操作
之前写了两篇关于Modelsim仿真的blog,其中模块管脚的命名可能让人觉得有些奇怪,其实不然,之前的两篇内容都是为了仿真SDRAM<em>操作</em>做铺垫的。 由于SDRAM的仿真过程相对比较复杂,也比较繁琐。故可能需要不止一篇blog来完成。 在开始仿真之前,如果对SDRAM原理以及时序不是很了解的朋友,推荐看一下如下这篇文章: SDRAM-高手进阶,终极内存技术指南——完整进阶版
【基础】Modelsim的基本使用
1.建立库并映射 建立并映射库有两种方法: 方法一:在Modelsim中选择File/New/Library,在弹出的对话框中填入库名称,点击OK就完成了库的建立和映射。   方法二:在Modelsim>提示符下运行命令: vlib work2 vmap work work2   2.新建工程项目 选择下拉菜单File
关于modesim仿真更改工程路径之后编译出错
modesim仿真遇到的问题
Shiro重新加载权限
package com.study.shiro; import com.github.pagehelper.util.StringUtil; import com.study.model.Resources; import com.study.model.User; import com.study.service.ResourcesService; import org.apache.shir...
关于modelsim波形文件
<em>波形</em>文件的三个术语:VCD(Value Change Dump)文件,fsdb(Fast Signal DataBase)文件,WLF(Wave Log File).   对于WLF<em>波形</em>日志文件,只要我们使用过<em>modelsim</em>,应该都很熟。但我们在<em>波形</em>窗口观察<em>波形</em>时,仿真结束时都会生成一个*.wlf的文件(默认是vsim.wlf)。我们下次就可以通过通过<em>modelsim</em>直接打开这个保存下来的波
Verilog语法_5(状态机、modelsim自动化仿真高级部分和后仿真)
September 23, 2016 作者:dengshuai_super 出处:http://blog.csdn.net/dengshuai_super/article/details/52639392 声明:转载请注明作者及出处。检测11101序列,如果检测到了这个序列输出高脉冲状态迁移图如图所示: //mealy.v //检测11101序列,如果检测到了这个序列输出高脉冲 modu
modelsim中objects窗口为空的解决办法
Modelsim在仿真时,点击start simulateion后,出现Objects空白的问题,导致add wave -hex *后出现“No objects found matching '*'”;尽管输入run后,可以运行仿真,但却无法察看wave窗口的<em>波形</em>。 网上有很多资料多次提到,这是优化的问题。 本文整理一下解决的方法:.     点击工具栏中的
(原创)用VCS仿真Verilog时,多维数据显示not load问题及解决方案
问题描述:  在用Verilog声明二位数组时,比如   reg [15:0] data [0:9],表明声明10个16位数据。 用VCS仿真生成vpd<em>波形</em>文件,然后用DVE查看这个信号时,显示not load,并没有数据信息。
【FPGA】关于ISE调用modelsim缺少仿真文件
原因,缺少编译库 (我之前在13.1中生成过1次,后来重装了软件,把编译库给丢掉了,所以要<em>重新</em>生成) 1从Windows的Start Menu开始,Xilinx ISE Design Suite 14.7 —〉EDK —〉Tools —〉Compile Simulation Libraries 按照提示编译好library,编译的library输出目录是: D:\Xilinx\14.7\IS
Modelsim与Quartus ii联合仿真的一些问题
<em>如何</em>在Quartus II中调用Modelsim Quartus II 9.0版本的时候软件还有自带的仿真工具,现在安装的是11.0版本,才发现 Quartus II 11.0取消了软件自带的<em>波形</em>仿真工具,因此需要<em>波形</em>仿真就要调用专业的仿真工具Modelsim. 刚开始几天非常不习惯使用Modelsim,总觉得各种麻烦和不习惯,一度有想换回9.0版本的冲动,但是想想技术总是往前发展
modelsim 仿真无信号列表
命令行用 vsim -novopt work. 或者<em>修改</em><em>modelsim</em>.ini里面的选项,去掉优化。
功能仿真与时序仿真,及Modelsim的使用
功能仿真和时序仿真 1 推荐 仿真过程是正确实现设计的关键环节,用来验证设计者的设计思想是否正确,及在设计实现过程中各种分布参数引入后,其设计的功能是否依然正确无误。仿真主要分为功能仿真和时序仿真。功能仿真是在设计输入后进行; 时序仿真是在逻辑综合后或布局布线后进行。   1. 功能仿真 ( 前仿真 )     功能仿真是指在一个设计中, 在设计实现前对所创建的逻辑进
关于xilinx14.7 在modelsim SE 10.1a仿真中遇到的若干问题
由于两个软件都是较新的版本,在配合使用过程中出现的问题会比较多,且与之前版本的解决办法有出入。 1.在使用ModelSim软件对Xilinx ISE进行后仿真时,需要先编译Xilinx的仿真库。这个在网上一搜一大堆。但是很糟糕的是,网上的命令compxlib -s mti_se –arch all -l all -dir D:\Modeltech_6.0\xilinx_lib -w.对于以前
linux php.ini重新加载问题
今天发现自己服务器<em>修改</em>php.ini之后无法<em>重新</em><em>加载</em>!!无法使用php-fpm reload,奇怪!! 后来查了一下,可以使用 /etc/init.d/php-fpm reload 来<em>重新</em><em>加载</em>。
Verilog中ISE联合Modelsim仿真,出现蓝线和红线的问题
2017年12月10日  00:06 原因1:在仿真的时候,要选择需要进行仿真的文件,为test文件,如选到非test文件则会出现仿真出现蓝线和红线的问题。
modelsim添加vivado仿真库的方法
      由于vivado自带仿真工具运行速度较慢,有时候需要在<em>modelsim</em>环境下仿真xilinx的ip,因此需要将xilinx的ip<em>重新</em>编译并添加至<em>modelsim</em>。       首先需要<em>重新</em>编译xilinx的ip(以vivado2016.4为例,其余版本大同小异):       tools -&amp;gt; Comple Simulation Libraries -&amp;gt; 设置编译选项并...
modelsim入门简单教程
至今还没有弄明白为什么要用ModelSim,因为看<em>波形</em>Quartus II自带的工具就可以了啊。我刚刚接触<em>modelsim</em>,我想大多数菜鸟跟我一样,看过<em>如何</em>使用ModelSim的介绍,说句实话,那些介绍写的都太过简单,仿佛大家都不屑写上一些比较“弱智”的步骤,恰恰就是这些看似累赘的步走,难为我好久。   教程上都写道,<em>modelsim</em>的简单使用方法如下:建立库- 影射库到物理目录 - 编译代码 - 启动仿真。首先建立库就叫我头晕。库的概念用在这儿实在不合适,把我吓坏了,也
Verilog 之随机波形产生-可综合
// Poisson process generator.  // Generate Poisson process with desired inversed rate (number of clocks per hit). // The rate is defined by parameter LN2_PERIOD. For example, the LN2_PERIOD=4 will g
用ModelSim仿真PLL模块
由于要对FPGA读写SDRAM的工程进行调试,第一步就是验证PLL模块的功能,故结合网上找的一些资料,进行了如下PLL仿真实验。 下面是仿真的全过程 首先,看一下Quartus中的PLL模块: 从上面图中可以看出:我的FPGA输入时钟是20MHZ,该PLL有三个输出,其中 C0:5倍频,100MHZ C1:1倍频,20MHZ C2:5倍频,100MHZ,同时相对于C
ModelSim仿真步骤
在FPGA开发过程中,通常我们会做两步仿真,功能仿真(前仿真)和时序仿真(后仿真),其实在这两步中间还有一种门级仿真,不过通常这一步会忽略,将其放到时序仿真过程中完成,那么这三种仿真各自完成了什么功能呢? l  功能仿真:这一步仿真的目的主要是检查设计的功能是否正确,比如计数器,只会去关注计数器能不能正常计数,而不会去考虑计数器增加时其与时钟信号之间的延时(其实这是在<em>波形</em>中看到的是它们之间的延时
ModelSim打开已建立过的工程
File -> Open 在弹出的窗口中,文件类型选.mpf 然后路径指到工程所在文件夹,选择建立的.mpf文件即可
Vivado使用技巧(19):使用Vivado Simulator
Vivado Simulator基本<em>操作</em> Vivado Simulator是一款硬件描述语言事件驱动的仿真器,支持功能仿真和时序仿真,支持VHDL、Verilog、SystemVerilog和混合语言仿真。点击运行仿真后,工具栏中显示了控制仿真过程的常用功能按钮: 这些控制功能依次是: Restart:从0时刻开始<em>重新</em>运行仿真; Run All:运行仿真一直到处理完所有event或遇...
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