JESD204B接口

asplzrf 2018-01-30 12:12:13

JESD294B接口的subclass1模式，一直对sysref±和device clock的时序条件存在疑问，已有以下猜测：device clock只需要保证同相位，并不需要保证同时到达，sysref信号到达器件和fpga的线长相等，并且保证与device clock的setup time和hold time在允许范围内。希望做过的前辈给我一点提示。

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风且行 2018-05-04

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你下载一下标准协议，最后一页有他们的时钟关系

Vivado AD9680 Verilog工程：JESD204B接口、1G采样率、10G线速率及SPI配置接口的详细注释源代码,Vivado AD9680 Verilog工程：JESD204B接口、1G采样率、10G线速率控制及详细注释SPI配置接口全解析,vivado AD9680 verilog源代码工程，包括jesd204b接口，1G采样率，10G线速率，以及spi配置接口；注释详细 ,核心关键词：Vivado；AD9680；Verilog源代码；JESD204B接口；1G采样率；10G线速率；SPI配置接口；详细注释,Vivado AD9680工程：JESD204B接口、高采样率与线速率、详细注释的Verilog源代码

JESD204B应用指南 ADI官方文档《JESD204B-Survival-Guide》中文版 JSED204B详细使用说明，用于指导JESD204B使用、调试和问题排查。

ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口

JESD204B-Survival-Guide/JESD204B应用指南（中文）

JESD204B和204C中英双语协议 pdf

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