FPGA要怎么上手快 [问题点数:50分]

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红花 2018年4月 硬件/嵌入开发大版内专家分月排行榜第一
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FPGA上电配置以及初始化
FPGA的AS配置过程主要分为3个过程:复位、配置、和初始化过程。在配置之前,还有一个POR(上电复位)过程,即一上电FPGA经过一个POR后才开始整个配置流程。而POR的时间可以控制,通过控制PORSEL引脚控制POR的时间,当PORSEL接高电平时POR的时间大约是12ms,当PORSEL接低电平时POR的时间大约是100ms。 POR的时候nconfig和nstatus均为低电平,进入复位
FPGA中推荐的HDL设计方法之组合逻辑
现在FPGA应用以及达到了ASIC级别的性能和复杂程度。在一个复杂的系统设计开发中,好的设计方法会对FPGA上系统的可靠性,逻辑资源利用率,及时序性能产生巨大的影响。即使重新定位到不同的系列或速度等级,编码良好的设计也能以可预测和可靠的方式运行。良好的设计实践也有助于FPGA和ASIC实现之间原型设计和产品的移植。 为了在使用Altera器件进行设计时获得最佳性能,可靠性和更快的上市时间,您应遵...
SQL经典文档
包含SQL配置文档,上<em>手快</em>。
FPGA时钟设置处理方法
FPGA时钟设置处理方法 always @ (posedge clk) clk会被设置成时钟线,优先设置(在FPGA内部有时钟的专属通道) 所以,在FPGA中时钟线不宜过多,否者会造成资源浪费。 解决方法: 如果有两个时钟要使用,一个是50M,另一个是100M。那么采用以下编程方式 always @ (posedge clk_100M or negedge rst)   begin
Writing Testbench -Functional Verification of HDL Models.pdf
FPGA设计进阶, 告诉你要<em>怎么</em>写测试代码,以及为什么这么做
fpga学习用的代码
<em>fpga</em>代码教你<em>怎么</em>学习<em>fpga</em> <em>怎么</em>学习他的代码 不需要死记硬背被 几天搞定<em>fpga</em>
美图秀秀(软件)
美图秀秀(软件)是一款上<em>手快</em>,操作简单的图片处理软件,比ps要简单实用。还等什么,下载吧。
FPGA实践教程(二)连接片上ARM
本文档系列是我在实践将神经网络实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。 本文档重点探讨如何与片上ARM进行连接通讯和控制。 背景:FPGA板子上有相应的片上ARM,可以用相应的线连接与ARM进行通信并控制ARM运行。 目录 一、串口连接至ARM 二、通信设置 一、串口连接至ARM 相应的转接头为USB转UART 附:三种不同连接头的区别 片...
快速上手前端框架layui
目录: 一、介绍 二、开始使用layui 三、layui表单 四、layui弹出层 五、layui文件上传 六、layui分页 七、layui数据表格 一、介绍 在使用layui之前,我们先要了解一下layui是什么? 我觉得用贤心大大的一句话来概括就好了:为后端程序员设计的前端框架。 更加详细的描述是:这是一个封装了各种css和js、Ajax等等...
流行的FPGA的上电复位
在实际设计中,由于外部阻容复位时间短,可能无法使FPGA内部复位到理想的状态,所以今天介绍一下网上流行的复位逻辑。 在基于verilog的FPGA设计中,我们常常可以看到以下形式的进程: 信号rst_n用来对进程中所用变量的初始化,这个复位信号是十分重要的,如果没有复位,会导致一些寄存器的初始值变得未知,如果此时FPGA就开始工作的话,极易导致错误。 那么,这个复位信号来自何处?难道...
Xilinx FPGA上电时序分析与设计
Xilinx FPGA上电时序分析与设计 由 技术编辑 于 星期五, 11/29/2013 - 13:24 发表    http://xilinx.eetrend.com/article/6102 摘要:提出了由于FPGA容量的攀升和配置时间的加长,采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点,深入分析
华为fpga服务器上搭建opencv环境
由于项目的需要,现要在华为<em>fpga</em>服务器上搭建一个opencv的环境。 具体的搭建过程与此博客 https://blog.csdn.net/kakitgogogo/article/details/52490010# 非常类似,这里直接引用过来: opencv是个跨平台计算机视觉库,很久之前就对opencv感兴趣了,但是由于以前用的是centos6.8,各种依赖项都是版本太老,安装起来十分费尽(...
FPGA设计中时钟约束的重要性
不知各位刚刚开始接触FPGA的童鞋有没发现,自己的工程综合,编译贼长时间了。“废话,FPGA设计本来就很耗时间啊”话是这么说,但如果编译理论上一两个小时就应该能结束,实际上却花了十几个小时,而且在生成比特文件的时候直接挂了。经常在完成implementaion 后,显示timing failed。这种情况很大可能就是时钟没有做好约束。有的童鞋可能就要问了,时钟约束到底是啥,有啥用,vivado不是...
FPGA基础知识15(CDC问题的解决方案总结--异步时钟 )
需求说明:IC设计基础 内容       :异步时钟数据交互 来自       :时间的诗 原文:http://blog.csdn.net/verylogic/article/details/38640871 CDC(不同时钟之间传数据)问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和异步时钟域。这里要注意,同步时钟域是指时钟
zynq FPGA学习杂谈记录
1. 关于XADC zynq及7系列FPGA均包含一个XADC硬核模块,含2个12-bit 1MSPS A/D,这东西可以不例化就能正常工作,但若想通过FPGA逻辑访问状态寄存器,则必须例化 2. Build-in FIFO 注意:对于CoreGen FIFO生成器生成的异步时钟FIFO,在仿真时不要给同源时钟,否则写数据时会多写1个数 7系列 1块RAMB36的构成为:R
(方法+代码)基于FPGA的SHA_256算法实现
理论分析+代码,基于FPGA的SHA_256算法实现 基于FPGA的SHA_256算法实现
3D游戏开发数学知识简明快速中文教程
三维游戏开发必备的数学知识,全中文,上<em>手快</em>
FPGA管脚分配需要考虑的因数
在芯片的研发环节,FPGA验证是其中的重要的组成部分,如何有效的利用FPGA的资源, 管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约 束让对应的工具自动分配,但是从研发的时间段上来考虑这种方法往往是不可取的,RTL 验证与验证板设计必须是同步进行的,在验证代码出来时验证的单板也必须设计完毕,也就 是管脚的分配也必须在设计代码出来之前完成。所以,管脚的分配更
FPGA的复位
关于FGPA的复位 当初开始学FPGA的时候,总是疑惑:FPGA不是没有复位管教么,但总在always看到有复位信号。这个复位信号(我们暂且称为rst_n)从哪里来? 实际上是可以从两个方面获得的,这与我们的MCU一样。 上电自动复位手动按键复位 考虑到系统的初始化可能需要一定的时间,需要写一段Verilog代码进行延时复位,这段代码综合后就是上电自动复位的过程,上电自动复
noteexpress 写作指南
noteexpress 写作指南,非常简明扼要,上<em>手快</em>。
php+mysql快速教程
php+mysql快速教程,上<em>手快</em>,实用性高
androidtcp
android tcp 简单,易懂,上<em>手快</em>
Opengl 编程指南
适合学习opengl的基础知识,上<em>手快</em>。
Python编程教程
Python编程教程,易于理解和上<em>手快</em>。
Altera FPGA管脚弱上拉电阻的软件设置方法
百度文库里有一篇文章挺好 http://wenku.baidu.com/link?url=3xhVegYiwI72V6csav-I3xXV2O3yyIp8kvIxKtqOgMTmqiL2POvT-NHIoRxSLc3fYleXDT5UQzeEJ10YNnkEDTgyGHKPvkQBiowfNOk7K6K
FPGA通过VGA显示256种颜色(VHDL语言)
工程都已经建好了,引脚分配完成,可以直接下载测试
各大微波仿真软件介绍及算法和原理
.引言 微波系统的设计越来越复杂,对电路的指标要求越来越高,电路的功能越来越多,电路的尺寸要求越做越小,而设计周期却越来越短。传统的设计方法已经不能满足系统设计的需要,使用微波仿真软件工具进行微波元器件与微波系统的设计已经成为微波电路设计的必然趋势。随着单片集成电路技术的不断发展,GaAs、硅为基础的微波、毫米波单片集成电路(MIMIC)和超高速单片集成电路(VHSIC)都面临着一个崭新的发
[转载]在Matlab中实现FPGA硬件设计
摘要:System Generator for DSP是Xilinx公司开发的基于Matlab的DSP开发工具同时也是一个基于FPGA的信号处理建模和设计工具。文章介绍了在Matlab中使用 System Generator for DSP实现FPGA硬件设计的方法,同时给出了一个应用实例。     关键词:Matlab;FPGA;System Generator;DSP    近年来,在数字通
小心FPGA的JTAG口(上电和下电顺序)
同志们,根据ALTERA官方FAE(现场应用工程师)的强烈建议,请注意不要随意带电插拔你的JTAG下载接口,否则会损坏FPGA芯片的JTAG口信号管脚。 现象: 在排除了下载线的问题后,还是不能访问FPGA的JTAG口,那么很有可能你的FPGA芯片的JTAG口已经损坏。此时请用万用表检查TCK,TMS,TDO和Tdi是否和GND短路,如果任何一个信号对地短路则表示JTAG信号管脚已经损坏。
如何评估FPGA所需资源?
如何评估FPGA所需资源?在没有任何设计经验的情况下,如何统计设计中消耗的逻辑单元的数目(FF和LUT),RAM块,乘法器,锁相环,时钟分配器,时钟资源,全局资源,IO管脚数目,特殊IO(高速接口,DQS,可用LVDS数,专用时钟输入,输出)。最稳妥的方式,先把基本设计写出来编一下,根据报告来选。发布于 2015-03-22作者:吴忠祥链接:https://www.zhihu.com/questi...
fpga检测上升沿
检测上升沿的原理:使用高频的时钟对信号进行采样,因此要实现上升沿检测,时钟频率至少要在信号最高频率的2倍以上,否则就可能出现漏检测。具体请参见下面代码。 module edge_check(clk, rst_n, signal, pos_edge, neg_edge, both_edge); input clk; input rst_n; input signal; output pos_
FPGA烧录基础知识
JTAG下载方式:即生成sof文件或者转换的.jic可以通过JTAG方式下载。是直接将程序文件下载到FPGA里面,由于FPGA是SRAM结构,掉电后程序消失。 AS下载方式:   即生成pof文件,通过Activeserial programming方式下载。是将程序下载到配置芯片里面(一般使用EPCS4/EPCS16/EPCS64,我们EP4CE6开发板使用的是EPCS4,我们EP4CE10开...
FPGA专用时钟引脚
在最近的一次设计中,我把FPGA的系统时钟接到了IO_L0N_CC_GC_3上,我本以为有*GC*的就是专用时钟引脚,但是后来才发现对于单端时钟信号而言,只有*P*GC*才能当专用时钟引脚,如果想下图这么设计,在Implement时会报错。FPGA设计马虎不得啊! ...
【奔跑的FPGA】part four 我的第一个FPGA工程
前段时间做了很多前期的工作,终于成功在板子上运行了自己的第一个FPGA工程,用一个10位的变量控制板载10位小灯按照二进制每次加一闪亮。周期是1S。 下面将步骤以及遇到的问题贴出来给同样初学FPGA的同学一点参考。 1,新建一个工程,名称叫做conuter_leds,选择存储路径,一班路径不要带空格,不要带中文字符,我的在C盘,选择相应的器件,其他默认设置就可以。 2,新建一个Verilog
FPGA电源旁路电容取值(转自tengjingshu的博客)
ilove314也有篇文章FPGA电源的旁路电容值计算,我就是看了他的文章才知道应该注意旁路电容的取值问题的,再次对他表示感谢!他这篇文章主要参考 Xilinx应用笔记xapp158.pdf,而我这篇文章主要参考Altera的文章” Power Supply Integrity”。(本文对旁路电容和去耦电容不作区分,至于两者的区别参看下文)。 好的旁路和去耦能改善电源的信号完整性,
FPGA视频图像之高清需要多大的ddr2之二
我在FPGA配置ddr2的使用过程的一些情况。
fpga复位的几种方法
FPGA的复位方法几种方法由 技术编辑archive1 于 星期四, 07/25/2013 - 14:52 发表构建最理想的复位结构有助于改善设计的密度、性能和功耗作者: E.Srikanth解决方案开发工程师赛灵思公司serusal@xilinx.com在 FPGA 设计中,复位起到的是同步信号的作用,能够将所有的存储元件设置成已知状态。在数字电路设计中,设计人员一般把全局复位作为一个外部引脚来...
FPGA--有限状态机(FSM)的设计
有限状态机(FSM)
FPGA实现神经网络加速的Hello World
       听完很多大咖的观点,对于工程师,未来十年应该有两个技术可以做,一个是AI,提升生产力,一个是区块链,厘清生产关系。个人觉得还是AI好玩些,希望可以挤进去折腾下。对于AI应用落地,其实判断标准就两个,是否可以提升生产力(当然有时不是直接的,产生的数据可能在其他地方提高效率),一个是能否降低交易成本,把实惠给老百姓。        好像有点扯远了,我们还是聊技术吧。FPGA工程师如果想...
为什么说FPGA是硬件并行的?
为什么说FPGA是硬件并行的? 习天天 83 人赞同 不能拿vhdl/verlog当编程语言来理解。 比如一个16bit的full adder,你在vhdl里面可以表达为 S = P + Q,但在数字电路层面,每个unit都是独立,并行计算的,你在给出 Pn 和 Qn 高电平或者低电平的同时你就已经有了结果。 若是有另外一个表达式 C = A + B,则表现在数字
Xilinx FPGA器件中时钟资源的说明以及使用
xilinx 时钟资源分为两种:全局时钟和第二全局时钟。 一、全局时钟资源 Xilinx 全局时钟采用全铜工艺实现,并设计了专用时钟缓冲与驱动结构,可以到达芯片内部任何一个逻辑单元,包括CLB、I/O引脚、内嵌RAM、硬核乘法器等,而且时延和抖动都很小。对FPGA设计而言,全局时钟是最简单最可预测的时钟,最好的时钟方案是:由专用的全局时钟输入引脚驱动单个全局时钟,并用后者去控制设计中的每个触发器。
FPGA中亚稳态——让你无处可逃
转载from: http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html 1. 应用背景 1.1         亚稳态发生原因       在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可
FPGA “打一拍”含义
打一拍 = sample ...也可以說是delay 1個cycle.    打多拍,就是delay 多個cycle.              看設計上的須要吧.通俗的讲,打一拍就是系统时钟对外部信号采样一次,把采样的结果数据做为下一步的控制状态!1 IOB      为了保证FPGA输入输出接口的时序,一般会要求将输入管脚首先打一拍再使用,输出接口也要打一拍再输出FPGA。将信号打一拍的方法是...
基于FPGA的CRC原理实现
module CRC10 (Clock, Data_In, CRC_En, CRC_Clr, CRC_Out); input Clock; input CRC_En; input CRC_Clr; output [9:0] CRC_Out; //reg [9:0] CRC_Out; input [31:0] Data_In; reg CRC_En_reg; reg CRC_
FPGA笔记(十)-正确初始化的重要性
寄存器正确初始化——>reg [5:0] addresss=5'd1;//定义寄存器时就赋初值,initial块(用于Testbench)在.v文件是不可综合的 一个仿真的经验——>如果是posedge CLK触发的话,testbench里初始化CLK=1'b0;(这样看得更清楚) 不初始化的危害——>仿真时modelsim会先赋初值0,然后再响应敏感事件(烧写到具体电路时,情况不明),且上述俩种逻辑上一样的if-else却有一种情况是不好使的。 建议——>对于要自加的数(如:addr<=addr+1
经验总结:FPGA时序约束的6种方法
发布时间:2015-04-28 13:53:43 来源:RF技术社区 (http://rf.eefocus.com) 标签:PCBFPGAEDA 分享到: 对自己的设计的实现方式越了解,对自己的设计的时序要求越了解,对目标器件的资源分布和结构越了解,对EDA工具执行约束的效果越了解,那么对设计的时序约束目标就会越清晰,相应地,设计的时序收敛过程就会更可控。
FPGA 降频实现led的闪烁,LED不闪烁
在让led灯闪烁的试验中 ,若频率过高那我们的人眼是看不出led的闪动的,若FPGA的主频的为50MHZ,程序中通过计数来构造低频的脉冲达到led的闪烁,假设我们最后频率想降为Y,程序中的计数为X,则满足 1/50M*X*2=1/Y;我们可以得出X越大,则Y就越小。当结果发现led不闪烁时,可以将程序的计数增大试一下。
FPGA CNN 基于FPGA的深度学习网络移植
内含基于FPGA的深度学习算法移植的论文和代码 FPGA CNN
FPGA定时器的计数设置,是否要减1?(精密计数)
parameter T1US = 5'd20;  //时钟晶振为20MHz      /*******************************/     reg [4:0]Count_1US;      reg is1US;     always @ ( posedge CLK or negedge RSTn )         if( !RSTn )
【FPGA】FPGA的输入、输出、扇出的那些琐事
emmm,之前四天没更新,今天先补一篇,补一篇之前在新浪博客写过的一篇博文,顺序可能和以前的不一样,根据理解重新编辑和补充,也算是重新学习一下。--------------------------------------------------------------------------------------在FPGA输入输出的时候,很多新手可能不理解为什么要加这些原语,这个IBUFGDS什...
终于将uClinux移植于fpga成功
刚刚上传图片失败,重来 历时两个星期,终于将uClinux移植于nios ii成功;激动的心情难以掩饰,高兴的同时,我希望记录下我的移植坎坷之旅:    首先我是按照真 OO无双的博客一步一步走下去的: file:///C:/Users/Frank/Desktop/(%E5%8E%9F%E5%89%B5)%20%E5%A6%82%E4%BD%95%E5%9C%A8DE2%E4%B8
如何评估FPGA所需资源
作者:吴忠祥 链接:https://www.zhihu.com/question/28949776/answer/42880106 来源:知乎 著作权归作者所有。商业转载请联系作者获得授权,非商业转载请注明出处。 1、虽然话不好听,但道理是这么个道理,没有任何经验就想做资源评估,把FPGA想的太简单了。这种情况下即便真的评估出来了,也未必就是FPGA水平强。2、经验不足的情况下更常用的做法
基础实验一_FPGA_LED
基础实验FPGA,教你<em>怎么</em>用,<em>怎么</em>下载!
fpga学习误区
讲述了<em>fpga</em>学习的注意事项和误区以及<em>怎么</em>学习<em>fpga</em>
FPGA两种实现除法的方法和一种实现平方根的方法
1、基于减法的除 N / D = Q + R 设N共M位。 step1:将R各位置零,令n = 0。 step2:将R左移一位,并将N[M-n]移入R的最低位。 step3:R - D。 step4:若R - D为正或零,令Q[M-n] = 1,R = R-D;             若R - D为负,令Q[M-n] = 0,R = R。 step5:n++。 step6:重复...
易学C++学习C++
非常适合初学者C++,很容易理解,上<em>手快</em>,我就是学的这个开始,非常适合初学者C++,很容易理解,上<em>手快</em>,我就是学的这个开始,
FPGA开发板之如何把程序烧录到PROM里
FPGA开发板之如何把程序烧录到PROM里由于FPGA掉电擦除的特性,在使用常规方式通过USB线给开发板烧录程序后,开发板不能断电,且每次使用都需要重新烧录,使用十分不便。为解决这个问题,可将程序烧入开发板上的PROM芯片,从而解决掉电擦除的问题,使开发板上电运行保存在PROM中的程序。 使用环境:ISE14.7和BASYS2开发板
FPGA电源设计心得
一、FPGA使用的电源类型        FPGA电源要求输出电压范围从1.2V到5V,输出电流范围从数十毫安到数安培。可用三种电源:低压差(LDO)线性稳压器、开关式DC-DC稳压器和开关式电源模块。最终选择何种电源取决于系统、系统预算和上市时间要求。       如果电路板空间是首要考虑因素,低输出噪声十分重要,或者系统要求对输入电压变化和负载瞬变做出快速响应,则应使用LDO稳压器。LDO
深度学习FPGA实现基础知识12(CSDN网友--深度学习总结)
需求说明:深度学习FPGA实现知识储备 来自:http://blog.csdn.net/xudong0612/article/details/8930891 最近一时兴起打算研究下深度学习,这个名词近来很火,貌似成为了人工智能领域一根新的稻草。经过几天的查资料和看论文,已经初步有了第一印象,闲话少说,结合一些资料,进入正题。 深度学习的起源 深度学习(D
为什么越来越多的数据中心使用 FPGA ?
前几天我们推送了一篇文章: 采用FPGA加速的腾讯云是如何快速做基因测序的,可以看到包括腾讯、微软、百度等很多巨头数据中心都采用或者准备采用FPGA,那么为什么FPGA会逐渐被这些巨头所采用?我们找到一篇文章,以微软数据中心采用FPGA来做分析讲解。原标题:如何评价微软在数据中心使用 FPGA 代替传统 CPU 的做法?来源:知乎、AI科技评论   作者:李博杰https://www.zhihu.
TensorFlow指南(一)——上手TensorFlow
http://blog.csdn.net/u011239443/article/details/79066094 TensorFlow是谷歌开源的深度学习库。不多介绍,相信准备学习TensorFlow的同学也会自己去更多的了解。本系列博文讲尽量不涉及深度学习理论,但是会给出相关理论对应的博文等资料供大家参阅。 这里,首先要跟大家介绍一个计算图的概念: TensorFlow会根据代码先创建
FPGA研发之道(20)-片上系统
从最初的占地170平方的第一代ENIAC计算机开始,计算机开始了不断集成化、小型化的发展之旅。现今在单一芯片内部已经能够集处理器,存储,各型协处理器等,从而形成的强大的单芯片的片上系统(SOC),而这些片上系统已存在于生活的方方面面。因此FPGA内部支持片上系统,也算不上是新奇的事情了。ALTERA和XILINX已各自推出了各自应用片上系统(FPGA领域称之为SOPC,因此其片上系统可以根据业务需
暑假开始学习《FPGA数字逻辑设计教程》
  之前看过关于verilog的课本,但是还未熟悉。最近了解到《FPGA数字逻辑设计教程》这本书,这本书把数电和verilog结合起来,还可以锻炼仿真能力,因此暑假自学一下。我会发布课后习题中关于verilog以及testbench部分的内容。...
FPGA图像画质之显示器和视频头的画面问题
我手上的电视,索尼42寸,最大支持1080p。摄像机是高清。1080p图像看起来边界过度还可以,说明电视没有对摄像机的图像边界做处理,可能摄像机质量不够。1080i比1080p边界过度还生硬,估计也没有做任何的处理。720p放大才能全屏幕,所以边界棱角突变效果明显。
【电信计费系统项目实战】基础篇---jdbc连接数据库代码
此项目使用jdbc连接数据库的,既然连接数据库,肯定需要配置一些参数了,这里我们把这些参数配置在db.properties文件中(我电脑上没安装oracle,我换成了mysql)user=root password=wb url=jdbc:mysql://localhost:3306/test driver=com.mysql.jdbc.Driver#user=lihh #password=lihh
FPGA信号的截位问题
由于FPGA中截位是经常性遇到的问题,在我做的基于FPGA的music抗干扰算法中,对于截位来说,我使用的下面文中的“负数截位后加1”。我觉得其中介绍的方法很有用,故特此转载过来供大家分享。 在FPGA中,随着信号处理的层次加深,对信号进行乘、累加、滤波等运算后,可能输入时仅为8位位宽的信号会扩展成几十位位宽,位宽越宽,占用的硬件资源就越多,但位宽超过一定范围后,位宽的增宽并不会对处理精度带来显著的增加。故需要合理截
altera FPGA上电过程
altera FPGA上电过程,nconfig nstatus等信号复位顺序
ACM入门课件03
国内最著名的HDOJ,ACM入门基础题,通俗易懂,上<em>手快</em>。
爱上单片机(巨经典)
单片机由浅入深,全面介绍,经典版本,易懂,上<em>手快</em>。
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上<em>手快</em>,很详细,有图解,里面详细介绍了stuts+hibernate的开发流程
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文件夹隐藏
文件夹隐藏,伪装成其他文件格式。 上<em>手快</em>,容易操作。
QT5.7串口助手(VS2015下开发)
这是VS2015下开发的一个简易串口助手,上<em>手快</em>。
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很实用的一本Vim教程,读起来很方便,上<em>手快</em>
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生日贺卡flash源文件
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将BUFG上的时钟信号通过FPGA的普通IO输出
如需转载,请将下列字段一起转载。 新浪海风博客http://blog.sina.com.cn/dingyunfeng   声明:以下内容仅指Xilinx Spartan6系列,其他FPGA并不一定适用。         FPGA的设计中,时钟系统的设计极其重要,通常时钟信号会使用BUFG网络减少传输延迟,提高系统性能并增强系统的稳定性。       在实际使用
若FPGA开发板没有AS端口,如何永久保存程序?
reference : http://bbs.elecfans.com/jishu_935978_1_1.html 前面工程已经全都配置好了,也全都编译了一次后,就可以把程序下载的开发板进行运行了。 在菜单栏中找到Tools Programmer, 打开后进入如下界面。这时,没有自动识别到下载器。点击 “Hardware Setup…”
IntelliJ idea图文教程pdf
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C#教程实用版
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