Writing Testbench -Functional Verification of HDL Models.pdf

FPGA设计进阶, 告诉你要<em>怎么</em>写测试代码,以及为什么这么做

fpga学习用的代码

<em>fpga</em>代码教你<em>怎么</em>学习<em>fpga</em> <em>怎么</em>学习他的代码 不需要死记硬背被 几天搞定<em>fpga</em>

美图秀秀（软件）

美图秀秀（软件）是一款上<em>手快</em>，操作简单的图片处理软件，比ps要简单实用。还等什么，下载吧。

FPGA设计之时序约束---常用指令与流程

约束流程 说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。在设计当中，我们遇到的绝大部分都是针对源同步的时序约束问题。所以下文讲述的主要是针对源同步的时序约束。

FPGA从零开始到大神怎么学

原创： 刘勇材  玩儿转FPGA 微信公总号1选好一本比较全，排版比较合理的verilog书       verilog作为现在最流行的FPGA开发语言，当然是入门基础，在这里小编给大家推荐一本多年来珍藏的两本书，一本是verilog2001的国际标准，还有一本是某高手写的非常全面的语法讲解书，下面是百度网盘链接，全免费的：链接：https://pan.baidu.com/s/1tstjmKqFc...

FPGA开发中全局复位置位(GSR)

最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。 在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作。所以，在所有的程序中，我往往都在端

FPGA时序约束建立时间与保持时间概念

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。保持时间不...

FPGA——上电自复位方式（非常简单）

       上电自复位对FPGA的稳定性及其重要，因为对于某些设计，上电之后需要进行一些状态寄存器的初始化，或者系统自己初始化都需要一个复位信号。在这里我就介绍一个比较好用的方法，大家一起学习一下。library IEEE;use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_UNSIGNED.ALL;use IEEE.numeric_std.all;li...

3D游戏开发数学知识简明快速中文教程

三维游戏开发必备的数学知识，全中文，上<em>手快</em>

为什么越来越多的数据中心使用 FPGA ？

前几天我们推送了一篇文章： 采用FPGA加速的腾讯云是如何快速做基因测序的，可以看到包括腾讯、微软、百度等很多巨头数据中心都采用或者准备采用FPGA，那么为什么FPGA会逐渐被这些巨头所采用？我们找到一篇文章，以微软数据中心采用FPGA来做分析讲解。原标题：如何评价微软在数据中心使用 FPGA 代替传统 CPU 的做法？来源：知乎、AI科技评论   作者：李博杰https://www.zhihu.

[学习] FPGA之基本原理（可能理解不对）

 >> 什么是<em>fpga</em> FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中 的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。　　FPGA采用了逻辑单元阵列 LCA(Logic Cell Arr

php+mysql快速教程

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noteexpress 写作指南

noteexpress 写作指南，非常简明扼要，上<em>手快</em>。

Opengl 编程指南

适合学习opengl的基础知识，上<em>手快</em>。

Python编程教程

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FPGA的复位

关于FGPA的复位 当初开始学FPGA的时候，总是疑惑：FPGA不是没有复位管教么，但总在always看到有复位信号。这个复位信号（我们暂且称为rst_n）从哪里来？ 实际上是可以从两个方面获得的，这与我们的MCU一样。 上电自动复位手动按键复位 考虑到系统的初始化可能需要一定的时间，需要写一段Verilog代码进行延时复位，这段代码综合后就是上电自动复位的过程，上电自动复

FPGA研发之道(20)-片上系统

从最初的占地170平方的第一代ENIAC计算机开始，计算机开始了不断集成化、小型化的发展之旅。现今在单一芯片内部已经能够集处理器，存储，各型协处理器等，从而形成的强大的单芯片的片上系统（SOC），而这些片上系统已存在于生活的方方面面。因此FPGA内部支持片上系统，也算不上是新奇的事情了。ALTERA和XILINX已各自推出了各自应用片上系统（FPGA领域称之为SOPC，因此其片上系统可以根据业务需

零基础如何才能快速上手 Linux，步入运维之列？

一说到Linux，我们就自然会想到企业服务器系统，目前市场上的网络设备都是使用Linux内核操作系统，一些网络服务器也是使用Linux操作系统下面的服务搭建实现的；目前操...

流行的FPGA的上电复位

在实际设计中，由于外部阻容复位时间短，可能无法使FPGA内部复位到理想的状态，所以今天介绍一下网上流行的复位逻辑。 在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程： 信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得未知，如果此时FPGA就开始工作的话，极易导致错误。 那么，这个复位信号来自何处？难道...

Altera FPGA管脚弱上拉电阻的软件设置方法

百度文库里有一篇文章挺好 http://wenku.baidu.com/link?url=3xhVegYiwI72V6csav-I3xXV2O3yyIp8kvIxKtqOgMTmqiL2POvT-NHIoRxSLc3fYleXDT5UQzeEJ10YNnkEDTgyGHKPvkQBiowfNOk7K6K

FPGA设计中时钟约束的重要性

不知各位刚刚开始接触FPGA的童鞋有没发现，自己的工程综合，编译贼长时间了。“废话，FPGA设计本来就很耗时间啊”话是这么说，但如果编译理论上一两个小时就应该能结束，实际上却花了十几个小时，而且在生成比特文件的时候直接挂了。经常在完成implementaion 后，显示timing failed。这种情况很大可能就是时钟没有做好约束。有的童鞋可能就要问了，时钟约束到底是啥，有啥用，vivado不是...

FPGA实践教程（二）连接片上ARM

本文档系列是我在实践将神经网络实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。 本文档重点探讨如何与片上ARM进行连接通讯和控制。 背景：FPGA板子上有相应的片上ARM，可以用相应的线连接与ARM进行通信并控制ARM运行。 目录 一、串口连接至ARM 二、通信设置 一、串口连接至ARM 相应的转接头为USB转UART 附：三种不同连接头的区别 片...

FPGA上电配置以及初始化

FPGA的AS配置过程主要分为3个过程：复位、配置、和初始化过程。在配置之前，还有一个POR(上电复位)过程，即一上电FPGA经过一个POR后才开始整个配置流程。而POR的时间可以控制，通过控制PORSEL引脚控制POR的时间，当PORSEL接高电平时POR的时间大约是12ms,当PORSEL接低电平时POR的时间大约是100ms。 POR的时候nconfig和nstatus均为低电平，进入复位

FPGA的片内资源

主流的FPGA仍是基于查找表技术的，并且整合了常用功能（如RAM、DCM和DSP）的硬核（ASIC型）模块，如下图所示FPGA的结构主要包括：可编程输入输出单元（IOB）    可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。FPGA内的I/O按组分类，每组都能狗独立地支持不同的I/O标准。通过软件的灵活配置，可是配不通电气标准与...

FPGA实践笔记（六）— FPGA内部SRAM资源

FPGA实践笔记（六）— FPGA内部SRAM资源 发布时间：2013-01-07 21:15:07  技术类别：CPLD/FPGA     个人分类：FPGA实践笔记           FPGA内部的CLB分为SLICE L和SLICE M，SLICE M与SLICE L大同小异，只是SLI

FPGA定时计数的问题（新手上路）

简单的计时器功能模块： 累加器，比较器，寄存器 其中，寄存器由D触发器构成，不用考虑。 累加器：此模块用组合电路实现，通过加法器，将test输入端和1相加，使得test_n始终比test大1。（test值是由test_n值每1个时钟触发进行赋值） 比较器：也是由组合逻辑构成，不需要时钟。简言： 设定比较值为15时： Test输出Q计数值0.1.2~，~15.0.1.2~，~15.0.1.

[转载]在Matlab中实现FPGA硬件设计

摘要：System Generator for DSP是Xilinx公司开发的基于Matlab的DSP开发工具同时也是一个基于FPGA的信号处理建模和设计工具。文章介绍了在Matlab中使用 System Generator for DSP实现FPGA硬件设计的方法，同时给出了一个应用实例。     关键词：Matlab；FPGA；System Generator；DSP    近年来，在数字通

华为fpga服务器上搭建opencv环境

由于项目的需要，现要在华为<em>fpga</em>服务器上搭建一个opencv的环境。 具体的搭建过程与此博客 https://blog.csdn.net/kakitgogogo/article/details/52490010# 非常类似，这里直接引用过来： opencv是个跨平台计算机视觉库，很久之前就对opencv感兴趣了，但是由于以前用的是centos6.8，各种依赖项都是版本太老，安装起来十分费尽（...

【FPGA】FPGA的输入、输出、扇出的那些琐事

emmm，之前四天没更新，今天先补一篇，补一篇之前在新浪博客写过的一篇博文，顺序可能和以前的不一样，根据理解重新编辑和补充，也算是重新学习一下。--------------------------------------------------------------------------------------在FPGA输入输出的时候，很多新手可能不理解为什么要加这些原语，这个IBUFGDS什...

小心FPGA的JTAG口(上电和下电顺序)

同志们，根据ALTERA官方FAE（现场应用工程师）的强烈建议，请注意不要随意带电插拔你的JTAG下载接口，否则会损坏FPGA芯片的JTAG口信号管脚。 现象： 在排除了下载线的问题后，还是不能访问FPGA的JTAG口，那么很有可能你的FPGA芯片的JTAG口已经损坏。此时请用万用表检查TCK，TMS，TDO和Tdi是否和GND短路，如果任何一个信号对地短路则表示JTAG信号管脚已经损坏。

FPGA基础知识15(CDC问题的解决方案总结--异步时钟 )

需求说明：IC设计基础 内容       ：异步时钟数据交互 来自       ：时间的诗 原文：http://blog.csdn.net/verylogic/article/details/38640871 CDC（不同时钟之间传数据）问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和异步时钟域。这里要注意，同步时钟域是指时钟

FPGA里的RAM使用

我们知道，RAM是用来在程序运行中存放随机变量的数据空间，使用时可以利用QuartusII的LPM功能实现RAM的定制。 　　软件环境：QuartusII 11.0 　　操作系统：win7 实现方法一、利用LPM_RAM： 1.首先准备好存储器初始化文件，即.mif文件。 　　该文件的生成方法见《如何生成mif文件》; 　　本文预先生成了一个正弦波的数据文件，T

快应用-快手上手指导

快应用-快手上手指导 第一步: 安装环境 npm install -g hap-toolkit hap -V 需安装6.0以上版本的nodejs，请从NodeJS官网下载，推荐v6.11.3 LTS 注意: 不要使用8.0.*版本．这个版本内部ZipStream实现与node-archive包不兼容，会引起报错 第二步: 项目创建、编译、发布 创建...

GC_CLK和CC_CLK专用时钟管脚的一点应用心得和时钟延迟调试

专用时钟管脚的一点应用心得        前一段时间画了一块千兆扩展板，板子上有千兆网口和千兆光纤接口，两种介质可以通过跳线来转换，板子做好之后进行回环测试时，发现网口会有随机的丢帧现象，而光口是正常的，一直没有找到问题根源，后来在做另一个项目里，需要写MAC的时序约束，发现Xilinx提供的MAC硬对‘RX_CLK’的时序约束要求很高，建立时间只有2.5ns，保持时间0.5ns，无论<em>怎么</em>反复修改...

Xilinx FPGA上电时序分析与设计

Xilinx FPGA上电时序分析与设计 由 技术编辑 于 星期五, 11/29/2013 - 13:24 发表    http://xilinx.eetrend.com/article/6102 摘要：提出了由于FPGA容量的攀升和配置时间的加长，采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点，深入分析

OpenCL在GPU和FPGA上编程的区别

先发几篇好文章： https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-201406-acceleware-opencl-on-<em>fpga</em>s-for-gpu-programmers.pdf https://www.intel.com/content/dam/www/programmable/us/...

FPGA通过VGA显示256种颜色（VHDL语言）

工程都已经建好了，引脚分配完成，可以直接下载测试

FPGA图像处理之路，从此开始

FPGA图像处理之路，从此开始，接下来，让我们把时间交给“图像处理”。一休哥在动笔之前，一直在犹豫，反复思考着一个问题，这个问题一直困扰着我，“FPGA在图像处理领域中的地位？” 按照惯例，我们先暂且不直说这个问题的答案，让我们先谈谈图像处理技术。在一休哥我个人看来，图像处理就是对图像进行操作以得到自己想要的结果。图像处理，它是一个非常广义的概念，它包含图像增强，图像复原，图像重建，图像分析，模式

FPGA笔记(十)-正确初始化的重要性

寄存器正确初始化——>reg [5:0] addresss=5'd1;//定义寄存器时就赋初值，initial块（用于Testbench）在.v文件是不可综合的 一个仿真的经验——>如果是posedge CLK触发的话，testbench里初始化CLK=1'b0;(这样看得更清楚) 不初始化的危害——>仿真时modelsim会先赋初值0，然后再响应敏感事件(烧写到具体电路时，情况不明)，且上述俩种逻辑上一样的if-else却有一种情况是不好使的。 建议——>对于要自加的数（如：addr<=addr+1

FPGA管脚分配需要考虑的因数

在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA的资源， 管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约 束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就 是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更

用FPGA实现FFT算法

(原文地址:http://www.ednchina.com/blog/chwb/3709/message.aspx)引言　　DFT(Discrete Fourier Transformation)是数字信号分析与处理如图形、语音及图像等领域的重要变换工具，直接计算DFT的计算量与变换区间长度N的平方成正比。当N较大时，因计算量太大，直接用DFT算法进行谱分析和信号的实时处理是不切实际的。快

FPGA连接不上硬件的问题——解决

刚开始学FPGA， 最近一个星期一直在学习quartus。我的电脑是win7家庭版的，在安装上quartus9.0 web版之后，第一次能下载程序下去，但第二天以及之后几天就不行了。编译成功下载连接时找不到硬件，出现 Attempted to access JTAG server --internal error code 82 occurred.          在altera官网上查找原

什么样的人适合学习嵌入式开发

未来的几年，随着信息化，智能化，网络化的发展，嵌入式系统技术也将获得广阔的发展空间。手机、电子字典、可视电话、数字相机(DC)、数字摄像机(DV)、U-Disk、机顶盒(Set Top Box)、高清电视(HDTV)、游戏机、智能玩具、交换机、路由器、数控设备或仪表、汽车电子、家电控制系统、医疗仪器、航天航空设备等都是典型的嵌入式系统。因此，通过嵌入式培训成为专业的嵌入式技术人才，其职业发展空间较...

FPGA电源旁路电容取值（转自tengjingshu的博客）

ilove314也有篇文章FPGA电源的旁路电容值计算，我就是看了他的文章才知道应该注意旁路电容的取值问题的，再次对他表示感谢！他这篇文章主要参考 Xilinx应用笔记xapp158.pdf，而我这篇文章主要参考Altera的文章” Power Supply Integrity”。(本文对旁路电容和去耦电容不作区分，至于两者的区别参看下文)。 好的旁路和去耦能改善电源的信号完整性，

经验总结：FPGA时序约束的6种方法

发布时间：2015-04-28 13:53:43 来源：RF技术社区 (http://rf.eefocus.com) 标签：PCBFPGAEDA 分享到： 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。

Spring Boot快速上手

Spring Boot简介 Spring Boot是由Pivotal团队提供的全新框架，其设计目的是用来简化新Spring应用的初始搭建以及开发过程。有了它，你可以更加敏捷地开发Spring应用程序，专注于应用程序的功能，而不用在Spring的配置上多花功夫，甚至完全不用配置。 Spring Boot提供了四个核心功能： 自动配置：针对很多Spring应用程序的常见的应用功能，Spring ...

Bootstrap快速上手

下载 Bootstrap 您可以从 http://getbootstrap.com/ 上下载 Bootstrap 的最新版本。当您点击这个链接时，您将看到如下所示的网页： 点击Download Bootstrap按钮进入如下界面： Download Bootstrap：下载 Bootstrap。点击该按钮，您可以下载 Bootstrap CSS、JavaScript 和字体的预编译的压缩版本

FPGA 降频实现led的闪烁，LED不闪烁

在让led灯闪烁的试验中 ，若频率过高那我们的人眼是看不出led的闪动的，若FPGA的主频的为50MHZ，程序中通过计数来构造低频的脉冲达到led的闪烁，假设我们最后频率想降为Y，程序中的计数为X，则满足 1/50M*X*2=1/Y;我们可以得出X越大，则Y就越小。当结果发现led不闪烁时，可以将程序的计数增大试一下。

Bootstrap框架-快速上手

什么是 Bootstrap？Bootstrap 是一个用于快速开发 Web 应用程序和网站的前端框架。由 Twitter 的 Mark Otto 和 Jacob Thornton 合作开发的一套HTML、CSS和JS框架。Bootstrap是基于HTML5和CSS3开发的，它在jQuery的基础上进行了更为个性化和人性化的完善，形成一套自己独有的网站风格，并兼容大部分jQuery插件。用过HTML5

zynq FPGA学习杂谈记录

1. 关于XADC zynq及7系列FPGA均包含一个XADC硬核模块，含2个12-bit 1MSPS A/D，这东西可以不例化就能正常工作，但若想通过FPGA逻辑访问状态寄存器，则必须例化 2. Build-in FIFO 注意：对于CoreGen FIFO生成器生成的异步时钟FIFO，在仿真时不要给同源时钟，否则写数据时会多写1个数 7系列 1块RAMB36的构成为：R

FPGA图像处理基本技巧

代码在这：https://github.com/becomequantum/Kryon 算法演示动画：https://www.bilibili.com/video/av26067000 FPGA实现的连通域识别算法升级 Verilog是一种思维方式   先来谈一下怎样才能学好Verilog这个问题。有人说学Verilog很难，好像比C语言还要难学。有一定难度是真的，但并没有比别的语言更难...

FPGA电源设计心得

一、FPGA使用的电源类型        FPGA电源要求输出电压范围从1.2V到5V，输出电流范围从数十毫安到数安培。可用三种电源：低压差（LDO）线性稳压器、开关式DC-DC稳压器和开关式电源模块。最终选择何种电源取决于系统、系统预算和上市时间要求。       如果电路板空间是首要考虑因素，低输出噪声十分重要，或者系统要求对输入电压变化和负载瞬变做出快速响应，则应使用LDO稳压器。LDO

FPGA CNN 基于FPGA的深度学习网络移植

内含基于FPGA的深度学习算法移植的论文和代码 FPGA CNN

基础实验一_FPGA_LED

基础实验FPGA，教你<em>怎么</em>用，<em>怎么</em>下载！

HTML5前端技术分享：快速上手yeoman

　　Yeoman是google和其他团队联合开发的一个脚手架工具. 他的主旨是利用bower,gulp或者grunt迅速搭建一个易用的工作流，再说白点 ，就是为我们的项目搭建框架目录结构，使用它我们还能很快捷的建立项目中的依赖关系。　　Yeoman的logo 是一个带帽子的铁皮人 因为yeoman的使用依赖于node以及bower 在这里我们就不多做介绍了 网上有很多例子 就不一一赘述了 安装完n...

FPGA视频图像之高清需要多大的ddr2之二

我在FPGA配置ddr2的使用过程的一些情况。

fpga学习误区

讲述了<em>fpga</em>学习的注意事项和误区以及<em>怎么</em>学习<em>fpga</em>

易学C++学习C++

非常适合初学者C++，很容易理解，上<em>手快</em>，我就是学的这个开始，非常适合初学者C++，很容易理解，上<em>手快</em>，我就是学的这个开始，

如何评估FPGA所需资源？

如何评估FPGA所需资源？在没有任何设计经验的情况下，如何统计设计中消耗的逻辑单元的数目（FF和LUT），RAM块，乘法器，锁相环，时钟分配器，时钟资源，全局资源，IO管脚数目，特殊IO（高速接口，DQS，可用LVDS数,专用时钟输入，输出）。最稳妥的方式，先把基本设计写出来编一下，根据报告来选。发布于 2015-03-22作者：吴忠祥链接：https://www.zhihu.com/questi...

FPGA视频图像之高清需要多大的ddr2

主要是给你一个关于FPGA在配置ddr2上的想法。

如何评估FPGA所需资源

作者：吴忠祥 链接：https://www.zhihu.com/question/28949776/answer/42880106 来源：知乎 著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。 1、虽然话不好听，但道理是这么个道理，没有任何经验就想做资源评估，把FPGA想的太简单了。这种情况下即便真的评估出来了，也未必就是FPGA水平强。2、经验不足的情况下更常用的做法

FPGA数字信号处理（一）数字混频（NCO与DDS的使用）

这是数字信号处理系列的第一篇，以简单的数字混频为例，介绍在FPGA程序设计中很重要的二进制原码、补码；有符号数、无符号数的问题。本文不是像课本那样介绍这些基础概念，而是介绍很实际的设计方法。 借助于数字混频这个设计，本文还会介绍用途非常广泛的Altera公司Quartus中的NCO IP核、Xilinx公司Vivado中的DDS Compiler IP核的具体使用方法。 混频原理 混频就...

我总结的学习FPGA100个值得…

原文地址：我总结的学习FPGA100个值得注意的要点作者：SUN_403 用户名 Email 1.FPGA不是编程语言，而是一种可综合的硬件描述语言。 2.Verilog 支持两种进程initial和always进程 3.阻塞与非阻塞指的相对于进程本身而言的。 4.使用进程模块的电路类型： 组合电路-----对组合逻辑中使用的所有输入敏感 例

【FPGA与深度学习】基于FPGA的深度学习CNN加速器设计

基于FPGA的深度学习CNN加速器设计 英文原文： http://cadlab.cs.ucla.edu/~cong/slides/<em>fpga</em>2015_chen.pdf?spm=a2c4e.11153940.blogcont5752.3.654031b6l0wvY2&amp;amp;file=<em>fpga</em>2015_chen.pdf https://yq.aliyun.com/articles/5752 因...

深度学习FPGA实现基础知识12(CSDN网友--深度学习总结)

需求说明：深度学习FPGA实现知识储备 来自：http://blog.csdn.net/xudong0612/article/details/8930891 最近一时兴起打算研究下深度学习，这个名词近来很火，貌似成为了人工智能领域一根新的稻草。经过几天的查资料和看论文，已经初步有了第一印象，闲话少说，结合一些资料，进入正题。 深度学习的起源 深度学习（D

XILINX FPGA电源设计指南

  为 FPGA 应用设计优秀电源管理解决方案不是一项简单的任务，相关的技术讨论有很多很多。今天小编要为大家分享的内容『FPGA 的电源管理』主要有两个目的—— ☞找到正确解决方案并选择最合适的电源管理产品 ☞ 如何优化实际解决方案使其用于 FPGA 找到合适的电源解决方案 寻找为 FPGA 供电的最佳解决方案并不简单。许多供应商以适合为 FPGA 供电的名义推销某些产品。为 FPGA ...

Java 设计模式-观察者模式（Observer）

结合微信公众号讲解观察者模式，生动形象，关键是上<em>手快</em>啊

传值播客的spring+mybatis笔记

springmvc +mybatis笔记 实用性高。上<em>手快</em>。解压密码cnmcsdn

IntelliJ idea图文教程pdf

图文讲解IntelliJ的使用方法，超详细，上<em>手快</em>。pdf版本

jquery autocomplete中文文档

jquery-autocomplete搜索框自动完成的中文文档，上<em>手快</em>，轻便，功能强大

C#教程实用版

C#教程实用版,上<em>手快</em>，通俗易懂，很棒，你懂得！

TRI-ICT测试治具制作规范

公司内部的技术指导资料，简单明了上<em>手快</em>，非常适用于初学者自学。

手把手教你搭建免费个人博客

手把手教你搭建免费个人博客，简单易懂上<em>手快</em>

ASP.NET动态网页设计.pdf

ASP.NET2.0+C#+DREAMWEAVER制作动态网页的入门教程，简单、易学、上<em>手快</em>，

FPGA设计者必须精通的5项基本功

FPGA设计者的5项基本功：仿真、综合、时序分析、调试、验证。 对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下： 1. 仿真：Modelsim， Quartus II(Simulator Tool) 2. 综合：Quartus II (Compiler Tool， RTL Viewer， Technology Map Viewer， Chip P...

自学资料——VBA基础学习

用于自学VBA开发的，资料简单易懂，上<em>手快</em>！

生日贺卡flash源文件

flash生日贺卡制作，简单易行，容易操作，上<em>手快</em>

文件夹隐藏

文件夹隐藏，伪装成其他文件格式。 上<em>手快</em>，容易操作。

Cakephp 详解

Cake php menual 一个出色的PHP开发框架，上<em>手快</em>，效率高

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