【小白求问】verilog仿真全都是x怎么破

[一介愤青]

代码大概是这样的……
module adder(a,b,c,c_);
input [3:0] a,b;
output[4:1] c;
input c_;
reg [4:1] c;
reg [3:0] g,p;
genvar i;
generate
for(i=0;i<=3;i=i+1)
begin
assign g[i]=a[i]&b[i];
assign p[i]=a[i]|b[i];
end
assign c[1]=g[1]+(p[i]&c_);
for(i=2;i<=4;i=i+1)
assign c[i]=g[i]|(c[i-1]&p[i]);
endgenerate
endmodule

也不报错，但是仿真结果不论输入还是输出都是x……
初始化是初始化了的！

[wang_bingo]

亲，你的testbench呢，，仿真时未赋初值的情况下一般都是X（不定值）或者Z（高阻态）。

[qq_41146420]

首先test_bench要写对。 其次在点击simulate behavioral model时，一定要在hierarchy中先选中你的test_bench模块。

[liudehuaabcdef]

不要太相信仿真，经验是XILinx的仿真不可靠

[我是Trustintruth]

在你的方针文件中没有仿时钟或者仿时钟没有初始值或者没有写激励吧

[FPGA探索者]

test bench里initial给初始化的值

[fly 100%]

x一般是不可预知态，这个根据实际硬件情况确定的，不一定就出问题

[神农氏]

真正做工程的时候，一般每个模块都会加入一个reset的输入信号。并且在这个信号拉低的时候对所有REG做初始化。然后在reset拉高的时候才处理业务逻辑。

[神农氏]

如果只是学习仿真，你需要在你的module加入initial 块。在其中做reg的初始化。