新人Verilog求教

[weixin_39054969]

6、 格雷码数值判断电路：
编写一个Verilog模块，将输入数X的格雷码转换为二进制码，当输入数X满足4＜X≤15时，输出Y=1，否则为0。


应该怎么实现呢？我的错误代码如下：
module graycodetobin(Gry,Bin,X,Y);
parameter length = X;
input [length-1:0] Gry;
output [1:0] Y;
input X;
output [length-1:0] Bin;
reg [length-1:0] Bin;
integer i;
always @ (Gry)
begin
Bin[length-1]=Gry[length-1];
for(i=length-2;i>=0;i=i-1)
Bin[i]=Bin[i+1]^Gry[i];
end
if (length>4 && length<=15)
Y=1;
else
Y=0;

endmodule

[智者知已应修善业]

尚未接触该部分

[zgl7903]

最方便的 使用 case

[weixin_39054969]

做出来了，结果如下 module gray( Gry, Bin, Y ); output reg [1:0] Y; parameter length = 4; input [length-1:0] Gry; output [length-1:0] Bin; reg [length-1:0] Bin; integer i; always @ (Gry) begin Bin[length-1]=Gry[length-1]; for(i=length-2;i>=0;i=i-1) Bin[i]=Bin[i+1]^Gry[i]; end //格雷码转换成二进制代码 always @ (Gry) begin if (Gry>4'b0100 && Gry<=4'b1111) Y<= 1; else Y<=0; end //格雷码数值判断 endmodule 仿真代码： module sim_gray( ); reg [3:0] Gry; wire [3:0] Bin; wire [1:0] Y; gray u1 ( Gry, Bin, Y ); initial Gry=0; //格雷码赋初值0 always #10 Gry=Gry+1;//每间隔10ns格雷码加一 endmodule