Verilog中， if和else已经搭配了，还产生锁存器

[guangshaqian]

这段代码画粉色线那句会产生锁存器，是因为加了一个定值。那有没有加一个定值，而又不产生锁存器的方法

[zgl7903]

<= 修改为 = 试试

[guangshaqian]

引用 1 楼 zgl7903 的回复:

<= 修改为 = 试试

还是无法消除警告

[我是Trustintruth]

你这个应该是一个计算单元连一级存储器啊，本来描述的就有存储为什么还要消除锁存器呢

[莫弦]

试着这么写呢？

reg [3:0] Fword_tmp;

always @ (posedge clk or negedge rst_n)
begin
if(~rst_n)
Fword_tmp <= 4'd0;
else
Fword_tmp <= Fword_tmp + 1'b1;
end

assign Fword = {Fword_tmp, 28'd0};

之所以产生锁存器是因为你加的参数32'h10000000并不能对Fword的后面的28个bit产生数值上的变化，这样就会产生锁存器；

[liu_y_yun]

reg [31:0] Fword;

always @ (posedge clk or negedge rst_n)
begin
if(~rst_n)
Fword <= 32'h0;
else
Fword <= Fword + 32'h100000;
end

锁存器一般是组合逻辑条件不完备会产生，
你这完全是时序逻辑了，貌似也不应该产生锁存器才对。

如果你确定产生了锁存器，可以试试楼上的办法（有个位宽的笔误， 修改如下）
wire [31:0]
reg [11:0] Fword_tmp;

always @ (posedge clk or negedge rst_n)
begin
if(~rst_n)
Fword_tmp <= 12'h0;
else
Fword_tmp <= Fword_tmp + 1'b1;
end

assign Fword = {Fword_tmp, 20'd0};

[neoitachi]

本来，你这就是个锁存器，因为一直保持一个值，所以这个警告可以忽略。

[m0_37134265]

这个警告可以忽略