Verilog中， if和else已经搭配了，还产生锁存器-CSDN论坛

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Verilog中， if和else已经搭配了，还产生锁存器 [问题点数：50分]

⋅Verilog中， if和else已经搭配了，还产生锁存器 更多帖子 关注空间博客 guangshaqian 本版专家分：0 结帖率 0%: 这段代码画粉色线那句会产生锁存器，是因为加了一个定值。那有没有加一个定值，而又不产生锁存器的方法

0 2018-06-08 11:16:08

回复数 8 只看楼主引用举报楼主

⋅预祝大家春节愉快，万事如意！ ⋅预祝大家春节愉快，万事如意！ ⋅[b][color=#FF0000]近日回复的贴无故消失，请问是网站问题还是管理员在操作？[/color][/b] 更多帖子 关注空间博客 zgl7903 本版专家分：2600 进士 2018年总版新获得的技术专家分排名前十 红花 2019年1月 VC/MFC大版内专家分月排行榜第一 2018年12月 VC/MFC大版内专家分月排行榜第一 2018年11月 VC/MFC大版内专家分月排行榜第一 2018年10月 VC/MFC大版内专家分月排行榜第一 2018年9月 VC/MFC大版内专家分月排行榜第一 2018年8月 VC/MFC大版内专家分月排行榜第一 2018年5月 VC/MFC大版内专家分月排行榜第一 2018年4月 VC/MFC大版内专家分月排行榜第一 2018年3月 VC/MFC大版内专家分月排行榜第一 2018年2月 VC/MFC大版内专家分月排行榜第一 2018年1月 VC/MFC大版内专家分月排行榜第一 2017年12月 VC/MFC大版内专家分月排行榜第一 2017年11月 VC/MFC大版内专家分月排行榜第一 2017年7月 VC/MFC大版内专家分月排行榜第一 2012年7月 VC/MFC大版内专家分月排行榜第一 黄花 2018年7月 VC/MFC大版内专家分月排行榜第二 2018年6月 VC/MFC大版内专家分月排行榜第二 2017年9月 VC/MFC大版内专家分月排行榜第二 2017年8月 VC/MFC大版内专家分月排行榜第二 2017年4月 VC/MFC大版内专家分月排行榜第二 2017年3月 VC/MFC大版内专家分月排行榜第二 2017年2月 VC/MFC大版内专家分月排行榜第二 2016年8月 VC/MFC大版内专家分月排行榜第二 2016年7月 VC/MFC大版内专家分月排行榜第二 2016年6月 VC/MFC大版内专家分月排行榜第二 2015年6月 VC/MFC大版内专家分月排行榜第二 蓝花 2017年10月 VC/MFC大版内专家分月排行榜第三 2017年6月 VC/MFC大版内专家分月排行榜第三 2017年5月 VC/MFC大版内专家分月排行榜第三 2016年9月 VC/MFC大版内专家分月排行榜第三 2016年4月 VC/MFC大版内专家分月排行榜第三 2015年4月 VC/MFC大版内专家分月排行榜第三 2012年8月 VC/MFC大版内专家分月排行榜第三: <= 修改为 = 试试

0 2018-06-08 13:14:52

只看TA 引用举报 #1 得分 0

关于Verilog中不完整if产生锁存器的问题先上两段代码: 第一段： always @（posedge clk） if(enable) q &amp;lt;= data; //else //q &amp;lt;= 0; 第二段 always @(*) if(enable) q &amp;lt;= data; //else //q &amp;lt;= 0; 上面两个片段都是不完整if语句，区别在于一个是时序逻辑，另一个是组合逻辑，那么这两段代码都...

⋅Verilog中， if和else已经搭配了，还产生锁存器 更多帖子 关注空间博客 guangshaqian 本版专家分：0: 引用 1 楼 zgl7903 的回复:
<= 修改为 = 试试

还是无法消除警告

0 2018-06-08 15:07:09

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关于verilog中if与case语句不完整产生锁存器的问题在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。锁存器与触发器最大的区别在于，锁存器是电平触发，而触发器是边沿触发。锁存器在不锁存数据时，输出随输入变化；但一旦数据锁存时，输入对输出不产生任何影响。二，为什么语句的不完整

stanary 本版专家分：75: 你这个应该是一个计算单元连一级存储器啊，本来描述的就有存储为什么还要消除锁存器呢

0 2018-07-08 00:42:02

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verilog中if与case语句不完整产生锁存器的问题一、锁存器锁存器是一种在组合电路系统中，对输入信号电平敏感的单元，用来存储信息。一个锁存器可以存储1bit的信息，通常，锁存器会多个一起出现，如4位锁存器，8位锁存器。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。 ...

⋅此用户还没有发表过任何帖子 关注空间博客 qq_33503612 本版专家分：0: 试着这么写呢？

reg [3:0] Fword_tmp;

always @ (posedge clk or negedge rst_n)
begin
 if(~rst_n)
 Fword_tmp <= 4'd0;
 else
 Fword_tmp <= Fword_tmp + 1'b1;
end

assign Fword = {Fword_tmp, 28'd0};

之所以产生锁存器是因为你加的参数32'h10000000并不能对Fword的后面的28个bit产生数值上的变化，这样就会产生锁存器；

1 2018-07-10 17:21:37

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【Verilog HDL】设计硬件电路时，如何避免生成锁存器？这个问题很简单，前面的很多博文也多多少少提到了这个问题，（如：Verilog HDL 使用规范（一）），今天就系统地理一遍。 Verilog HDL设计中容易犯的一个通病就是不正确使用语言，生成了并不想要的锁存器。下面给出两种情形：情形一：不恰当地使用 if 语句 1.1 有锁存器的代码： always @(al or b) begin if(al) q &lt;= b; ...

⋅此用户还没有发表过任何帖子 关注空间博客 liu_y_yun 本版专家分：0: reg [31:0] Fword;

always @ (posedge clk or negedge rst_n)
begin
 if(~rst_n)
 Fword <= 32'h0;
 else
 Fword <= Fword + 32'h100000;
end

锁存器一般是组合逻辑条件不完备会产生，
你这完全是时序逻辑了，貌似也不应该产生锁存器才对。

如果你确定产生了锁存器，可以试试楼上的办法（有个位宽的笔误，修改如下）
wire [31:0]
reg [11:0] Fword_tmp;

always @ (posedge clk or negedge rst_n)
begin
 if(~rst_n)
 Fword_tmp <= 12'h0;
 else
 Fword_tmp <= Fword_tmp + 1'b1;
end

assign Fword = {Fword_tmp, 20'd0};

2 2018-07-14 11:54:35

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neoitachi 本版专家分：50: 本来，你这就是个锁存器，因为一直保持一个值，所以这个警告可以忽略。

0 2018-08-20 11:14:45

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m0_37134265 本版专家分：0: 这个警告可以忽略

0 2018-12-13 14:28:17

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寄存器，锁存器，触发器，存储器的区别: 转自：http://blog.sina.com.cn/s/blog_56cbe89d01000bk4.html 触发器：flipflop 锁存器：latch 寄存器：register 触发器：包括锁存器和寄存器。 锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据。优点是占触发器资源少，缺点是容易产生毛刺。在FPGA

VHDL从一个例子开始-----锁存器: VHDL的学习从一个例子开始学起-----锁存器的设计。锁存器是一个简单的数字电路，下图是1位锁存器的原理图。图1 1位锁存器的原理图其中，引脚D是锁存器的输入，ENV是锁存器的使能引脚，Q是锁存器的输出引脚。当ENV=

Verilog 之 LFSR伪随机数: 产生伪随机数的方法最常见的是利用一种线性反馈移位寄存器(LFSR)。它是由n个D触发器和若干个异或门组成的，如图：其中，gn为反馈系数，取值只能为0或1，取为0时表明不存在该反馈之路，取为1时表明存在该反馈之路；n个D触发器最多可以提供2^n-1个状态(不包括全0的状态)，为了保证这些状态没有重复，gn的选择必须满足一定的条件。下面以n=3，g0=1，g1=1,g2=0,g3=1为例，

always block內省略else所代表的電路(Verilog): Abstract 在Verilog中，always block可以用來代表Flip-Flop, Combination Logic與Latch，本文比較在不寫else下，always block所代表的電路。 Introduction 在C語言裡，省略else只是代表不處理而；已但在Verilog裡，省略else所代表的是不同的電路。

Verilog设计一个秒脉冲发生器（FPGA): 本文提供用Verilog设计秒脉冲发生器的代码，且在Basys2开发板上验证通过，本代码产生的脉冲周期为1s，可通过改变if语句中的m的判定值来改变脉冲周期。代码如下：module pps_1( input wire clr,//手动复位 input wire clk,//外部时钟，所用时钟为50MHz，周期近似为20ns output reg q//脉冲信号 ); ...

组合逻辑电路和时序逻辑电路: 组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。时序逻辑电路任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。时序逻辑电路

Verilog学习笔记基本语法篇（五）········ 条件语句: 条件语句可以分为if_else语句和case语句两张部分。 A)if_else语句三种表达形式 1） if（表达式） 2）if（表达式） 3）if（表达式1）语句1；语句1；语句1；

销售订单已经发货但是还是产生需求: 前提是系统配置如果没有问题由于MD04读取的是VBBE的表, 检查这个表,如果存在则就会在MD04, 所以想办法删掉这个表里面的数据,一般是两种方法, DEBUG删除用一个程序修复SDRQCR21(慎用) 发货单同理

verilog系统复位后拉高某个信号: 在这个模块中，系统复位后需要拉高data_start信号，我们可以通过构造一个2位计数器pull_cnt，第三个时钟周期后pull_cnt高位为1，通过判断pull_cnt的高位拉高data_start. module pull_test( input sclk, input rst_n, input data_start );r

verilog实现一种任意占空比方波产生: 今天突发奇想，比如我要得到上图所示的，高电平占7个CLK，低电平占2个CLK的输出方波。设置个计数的寄存器，当计数值小于高电平持续时间时，输出高电平，当高于高电平持续时间小于总周期时，输出低电平。程序如下：module fenpinqi_buduicheng (clk, clr, q); input clk; input clr; output reg q; paramet...

D触发器和锁存器: 时序逻辑的一般设计规则是：在绝大多数设计中避免产生latch(锁存器)。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。两个锁...

Verilog_FPGA产生分频时钟的方法: 1.使用信号取反得到时钟。 2.使用线性序列机得到时钟信号取反可以同时产生上升沿与下降沿，如果还是使用posedge clk就必须使原时钟频率*2，再得到分频时钟，因为要计算的是单位时间内上升沿与下降沿的总和，例如：由50mHz的信号产生12.5mHz的信号，1/50m = 0.00000002s则每过0.00000002s取反操作就必须进行一次，12.5mHz的信号由取反操作得到，每过1/...

verilog 实例: verilog 实例包含状态机 锁存器等

输出周期波形信号（verilog语言）: 刚开始接触硬件设计，用各种循环语句写了周期波形信号电路 Always module xhalways; reg clock; //Initialize clock at time zero initial clock = 1'b0; //Toggle clock every half cycle (time period = 20) always

用Verilog通过DDS合成正弦波信号: 用Verilog通过DDS合成正弦波信号主要原理： DDS：直接数字合成，正弦波0-2pi周期内，相位到幅度是一一对应的。首先需要的将正弦波查询表存储起来，然后在时钟下，通过相位累加模块和地址查询模块实现正弦波信号。正弦波查询表：存储的是量化的正弦波在一个周期的幅度信息（幅度的“地址”也蕴含相位）。幅度的地址数目决定了相位量化的误差。而存储每一个幅度的比特数决定了幅度的量化误差。可以通

VERILOG 74hc3738D 锁存器模型: 如何用VERILOG 来实现74HC373 8D 锁存器

Labview设计计算机--组合逻辑与时序逻辑(5): 在写接下来的内容之前，我要强烈推荐一部书《编码：隐匿在计算机软硬件背后的语言》，这是一本由浅入深的书，我也是借鉴了书中的很多想法才有勇气尝试在Labview上构建一个简单的计算机，看这本书的门槛不高，大概有高中知识就差不多了；

verilog代码风格——PN序列产生代码: 在编写Verilog代码时注意以下点： 1 、同一个模块中不同变量的赋值放在不同的always块里（这样可以便于程序的调试），一个always块的代码尽量不要超过十行。 2、同一个变量的赋值不能放在多个always块中，只能放在同一always块 2、复位信号一定要干净，尽量不要与其他的信号进行逻辑运算 3、利用时钟信号（clk）和复位信号(rst)做触发，尽量避免用中间

verilog时钟频率对应关系: 写verilog时经常要根据频率设计计数器，频率和周期对应关系如下： f = 1Mhz T = 1us f = 10Mhz T = 100ns f = 50Mhz T = 20ns

FPGA中Verilog语言实现生成三角波: 使用Verilog编程实现FPGA生成三角波，可以用作PWM信号的载波信号，开发工具是quartus II 11

微机中锁存器和缓冲器的区别: 锁存器和缓冲器的作用是什么? 锁存器广泛用于计算机与数字系统的输入缓冲电路，其作用是将输入信号暂时寄存，等待处理，这一方面因为计算机或数字系统的操作都是有序进行的，通常不可能信号一到即刻处理，另一方面，也可防止输入信号的各个位到达时间不一致造成竞争与险象。 锁存器就是把当前的状态锁存起来，使CPU送出的数据在接口电路的输出端保持一段时间锁存后状态不再发生变化，直到解除锁定。还有

verilog 产生m序列: m序列是最常用的伪随机序列，是最长线性反馈移位寄存器序列的简称。如果是4级的寄存器（下面都假设n=4），那么最长周期是2^4-1=15。 m序列的特征多项式必须是4次的本原多项式。必须满足条件： 1、既约的； 2、可整除x^15+1，这里15=2^4-1； 3、不可整除x^q+1，q 若已知4次的本原多项式为x^4+x+1，那么反馈逻辑就是a4 = a1 + a0（mod

锁存器"的区别">单片机中" 读引脚" 和"读锁存器"的区别: 要搞清这个问题，就要明白p0口的内部结构。P0口是由锁存器经两个驱动场效应管和外部引脚相连的。读引脚的意思就是直接读P0外部引脚的电位，而读端口（锁存器）读的是内部与数据总线链接的锁存器的电位。两者不同。一般来说，读取P0的数据，都是读引脚，目的是获取与P0相连的外部电路的状态。而读端口是在执行下述语句时由CPU自行完成的： inc P0;给p0加1 执行这个语句时，采用“读...

【VHDL】常见触发器/锁存器/比较器/计数器的VHDL描述: 触发器 锁存器 比较器计数器的VHDL描述

verilog开发经验小谈: 最近的工程均与FPGA有关，从前仿到综合实现，以及在线的debug。期间遇到了许多问题，在老师的指导和自己的摸索下，将问题一一解决，从中受益颇多。特此开文以记录二三。*本文叙述顺序遵从工程的顺序，从基础的代码书写以及前仿，到综合实现，最后在线debug。工程基于的软件平台主要为vivado，主板为ZC706，工程目标为基于ZC706配置AD9364。*1. 基础部分本部分不细分代码书写以及前仿工

彻底搞清三段状态机的来龙去脉（2）: 1.编码原则 binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD），对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。 2.FSM初始化问题： GSR(Gobal Set/Reset)只是在加电时清零所有的reg和片内ram，并不保证FSM能进入初始化状态，要利用GSR，方...

FPGA 编程摘要之时钟分频及其避免锁存器: 这篇帖子用于记录学习Verilog过程中的一些syntax的问题，会不断更新，有不正确的地方请各位帮忙指正:D 一.Verilog 语法中的可综合性　　Verilog HDL 真的很强大，如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语

Verilog HDL小练习（二）简单的比较器&&三态驱动器: 道路是漫长的，学习是一个不断积累的过程，持之以恒最难，有志者事竟成百二秦关终属楚，苦心人天不负三千越甲可吞吴，谨以此与那些朋友们共勉。 1一个二位比较器 ------功能描述------- 构造一个比较器，输入两个2位的量，相等时输出1，不相等时输出0。 module compare(a,b,out); input [1:0]a,b; output out; assign o...

FPGA（波形完美方波）Verilog hdl产生任意频率，占空比pwm: （）文中提到的帅某就是本人）本代码完美产生方波！频率，占空比任意调节！具体移植过程： 1.下载文档，解压。 2.把文档放在没有中文目录下的文件夹内：如D:\Study\FPGAspriment。出现中文路径报错！ 3.pwm1->par->pwm.qpf(即工程) 4.修改文中period（分屏参数），pulse_width（占空比参数，<=period）即可修改任意频率，占空比。 5.点击引脚分配，修改引脚。（clk为fpga时钟，out为输出引脚，reset_n为复位引脚） 6.编译工程，下载验证。注：本代码完美产生方波信号，附上2张图片，为本设计 -——50mhz输入，1.5k输出（50m/1.5k除不尽，所以我去了近似值33333），75%占空比波形——.完美啊。

用verilog实现m序列生成: m序列是最常用的伪随机序列，是最长线性y

FPGA 自产生RESET 信号: 当FPGA 没有外接reset信号，本身产生reset信号

verilog HDL描述38译码器: EDA技术，verilogHDL描述的38译码器，完全根据真值表编写，并成功验证

verilog 学习记（如何编写assert）: 【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】我们在编写c代码的时候，一般测试的时候都要用assert进行判断。那么怎么在verilog中进行assert判断呢？大家知道，system verilog是包含有assert语句的，但是raw verilog是没有的。既然verilog 没有，那么我们可以自己定义一个module，一样可以

VCS仿真生成fsdb文件(Verilog): 一、环境Linux 平台 csh环境VCS 64bitVerdi3二、开始仿真1、联合仿真环境配置a.在testbench中加入如下语句：initial begin $fsdbDumpfile("tb.fsdb"); $fsdbDumpvars;endb.注意verdi接口库的路径(脚本中体现)2、仿真脚本 1 #!/bin/csh -f 2 3 setenv NOVAS_HO...

带有延迟的RS锁存器: 基于Verilog的HDL数字综合实验带有延迟的RS锁存器

基于proteus的51单片机仿真实例六十八、8位数据锁存器74HC573应用实例: 本系列文章讲述了基于proteus仿真的51单片机学习，内容全面，不仅讲解电路原理，还讲解了单片机c语言，实例丰富，内容全面。

优化逻辑时序的几个办法——verilog语言: 1）逻辑条件判断“A==B”和“A！=B”全部换成“!(A^B)”和“A^B” 2）复杂的逻辑条件判断全部单独用一个时钟去判断，如： if(A>1000 && A1000 && B 改为如下： reg Flag; Flag 1000 && A1000 && B if(Flag) 这种大小判断略微还好一些，对于减法等运算一定不能在if条件中直接计算，否则会导致很差的逻辑时序；

基于fpga产生正弦波的Verilog程序: 采用FPGA存储正弦波的256个点，分别输出，可以产生较好的正弦波，如果要产生其他的频率，只需改变分频比即可，即num的值。已经通过实物验证

if语句既执行if里的内容又执行else里的内容？？不存在的（事件冒泡）: “窥屏”时，有群友说遇到一个问题，if语句既执行了if里的内容又执行了else里的内容，这怎么可能呢？这是贴出的代码大概是这个样子：看着这代码貌似没啥问题，但是又没有贴出html，不过不难猜出HTML大概是这个样子：执行后的确是既弹出了1又弹出了0.仔细看代码里面有个parents方法。首先看一下这个方法是干啥的。 parents方法是在 DOM 树中搜索这些元素的父级元素

寄存器，触发器，锁存器之间的区别与联系: 寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只叫寄存器和锁存器两种，在时序电路中寄存器的作用就是只在时钟的边沿有效传输data（setup time和hold time满足），而锁存器则在有效电平器件都可以传输data 寄存器:register，由时钟沿触发的，一般是主从的,

struts2标签：实现选择输出: 我的主界面现在想实现一个功能：就是在主页上有个快速登录的侧边框，当用户在里面进行登录后，此框不再显示登录的信息，而是显示一个欢迎界面。之前想的是写两个嵌套的页面，然后对session进行判断，后来突然想到struts2提供了一种标签，可以用于控制选择性的输

【FPGA】时钟信号几种设计方法: 最近找工作，课题组报告一堆事搞得不可开交，今天就再更一下时钟信号的几种设计方法吧时钟信号是FPGA时序逻辑设计中必不可少的一.时钟FPGA自带硬核实际时钟可通过前面几篇博文suosh二、对于所有在FPGA内生成时钟所以，一般情况下不建议使用内部逻辑产生的时钟，三、一般设计时钟信号我们使用参考时钟或者同步时钟laijinxialways@(posedge clk or negedge rst) ...

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