基于verilog的数字时钟设计下载

PIPI_333 2018-06-13 09:06:08
基于verilog的数字时钟设计
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基于Verilog的数字时钟
本文以Altera公司9.0版本的Quartus Ⅱ软件编译硬件描述语言Verilog代码，采用自顶而下的设计方法对代码进行综合、适配、功能仿真，最后下载入Cyclone EP2C5T144的FPGA核心板，实现了数字时钟的设计要求。
基于verilog的数字时钟设计
基于verilog的数字时钟设计
基于verilog语言的数字时钟设计
有计时，跑表，闹钟，调整时间四大功能，功能完善，消逗也不错，
基于Verilog的数字时钟设计,在vivado中开发,纯verilog编程,可以移植到其他FPGA平台中
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基于Verilog HDL的多功能数字时钟系统
基于Verilog HDL的多功能数字时钟系统，在Quartus II集成环境中开发，主要包含数字时钟(年月日时分秒)，万年历，闹钟，整点报时等功能。
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