30进制计数器下载

《30进制计数器的原理与应用解析》

资源下载链接为： https://pan.quark.cn/s/f989b9092fc5 利用Multisim设计的30进制计数器，采用74LS90芯片实现，其电路结构简洁明了，非常适合初学者学习。

使用Verilog语言进行FPGA开发，生成二进制计数器

使用Verilog这种硬件描述语言，用软件ModelSim及Quartus II，在FPGA完成二进制计数器。

用74160实现XX进制计数器（XX=NN+30），并用Quartus进行功能仿真，每位同学上交所有设计文件（一个压缩文件夹） 要求文件夹和顶层文件名称均为count-XX-NN，（其中：XX为计数器

用74160实现XX进制计数器（XX=NN+30），并用Quartus进行功能仿真，每位同学上交所有设计文件（一个压缩文件夹）。要求文件夹和顶层文件名称均为count_XX_NN，（其中：XX为计数器进制，NN学生序号） muc_数字逻辑_任意进制计数器的设计和仿真基础平时小测

基于EDA的4位十进制频率计原理与设计

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图7-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图7-2。

30进制计数器.zip

这是我们这次的数电实验题目： 用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器，连接成三十进 制的计时电路。输入信号为数字脉冲信号。