【小白求问】关于用Verilog设计单周期cpu modelsim仿真问题。

[xi冷雨夜]

正在做组成原理课程设计，没学过Verilog。代码https://blog.csdn.net/linwh8/article/details/71308282参照这个博主的代码，可是仿真没有结果只是一些直线，求大佬帮帮忙看看，指导指导。

用的是modelsim，步骤：建立工程、创建.v文件、编译、然后开始仿真。不知道步骤有没有错误。

[我是Trustintruth]

没有上仿真图只能猜了，首先看有没有在测试文件中设置时钟仿真，并且设置了初始值。其次看激励有没有写，最后看实际化有没有问题，接线连线位宽有没有问题。先看一看这几项吧，如果代码没问题就找测试文件的问题吧

[m0_47960120]

同问 楼主解决了吗