6,125
社区成员
发帖
与我相关
我的任务
分享保留进位加法器（CSA）的verilog设计
保留进位加法器（CSA）是加法器中速度很快的一种，其结构也比行波进位加法器等要稍微复杂，求一个CSA加法器的verilog实现。
...全文
请发表友善的回复…
发表回复
EEArts 2019-11-07
- 打赏
- 举报
module CSA4(
input [3:0] opa,
input [3:0] opb,
input [3:0] ci,
output [3:0] sum,
output [4:0] co
);
assign sum=opa^opb^ci;
assign co=(opa&opb|opa&ci|opb&ci)<<1;
endmodule
input [3:0] opa,
input [3:0] opb,
input [3:0] ci,
output [3:0] sum,
output [4:0] co
);
assign sum=opa^opb^ci;
assign co=(opa&opb|opa&ci|opb&ci)<<1;
endmodule
