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分享保留进位加法器（CSA）的verilog设计
保留进位加法器（CSA）是加法器中速度很快的一种，其结构也比行波进位加法器等要稍微复杂，求一个CSA加法器的verilog实现。
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EEArts 2019-11-07
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module CSA4(
input [3:0] opa,
input [3:0] opb,
input [3:0] ci,
output [3:0] sum,
output [4:0] co
);
assign sum=opa^opb^ci;
assign co=(opa&opb|opa&ci|opb&ci)<<1;
endmodule
input [3:0] opa,
input [3:0] opb,
input [3:0] ci,
output [3:0] sum,
output [4:0] co
);
assign sum=opa^opb^ci;
assign co=(opa&opb|opa&ci|opb&ci)<<1;
endmodule
