vivado仿真run all会停在一个地方无法继续仿真，请问如何解决？

鸟啼月明风飒飒 2018-09-19 09:46:59

TCL Console信息如下：
run all
Failure: ERROR:add_1 must be in range [-1,DEPTH-1]
Time: 8900 ns Iteration: 1
$finish called at time : 8900 ns : File "F:/LZC/vivadoexamples/fft.srcs/sources_1/new/FFT_moudle.v" Line 37
run: Time (s): cpu = 00:00:05 ; elapsed = 00:00:21 . Memory (MB): peak = 2102.461 ; gain = 0.000

求大神指教呀，弄了两天还没解决

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fly 100% 2018-10-04

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先要精简一下工程，定位哪部分逻辑有问题

本文介绍一下Xilinx的开发软件 vivado 的仿真模式， vivado的仿真暂分为五种仿真模式。分别为： 1. run behavioral simulaTIon-----行为级仿真，行为级别的仿真通常也说功能仿真。 2. post-synthesis funcTIon simulaTIon-----综合后的功能仿真。 3. post-synthesis TIming simulation-----综合后带时序信息的仿真，综合后带时序信息的仿真比较接近于真实的时序。 4. post-implementation function simulation-----布线后

vivado,xilinx,重配置，xilinx操作手册，附有RTL及仿真实操

1.课程是自己的实验课程2.主要采用的是zcu104 开发板,使用的是官方的例子，增加了简单的修改。例子1：是跑通官方的hdmi rx 和hdmi tx 历程。例子2：是去掉hdmi rx 只剩下 hdmi tx 。（这样可能更容易分析 hdmi 的软件和硬件）3.课程是无声的，主要是自己的学习的分享，稍微收一点辛苦费。4.使用的vivado 版本是2020.1 请大家自行下载和使用。工程中如果涉及到license 的问题，请去官方网站申请。

1.领域：matlab，按键消抖 2.内容：基于vivado2019.2平台下verilog开发的按键消抖功能+代码仿真操作视频 3.用处：用于按键消抖编程学习 4.指向人群：本硕博等教研学习使用 5.运行注意事项：使用matlab2021a或者更高版本测试，运行里面的Runme_.m文件，不要直接运行子函数文件。运行时注意matlab左侧的当前文件夹窗口必须是当前工程所在路径。具体可观看提供的操作录像视频跟着操作。

Vivado软件的使用一、建立工程 1.1新建一个工程或者： 1.2设置工程名字和路径。输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在制定存储路径下建立独立的文件夹设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。 1.3选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next。根据使用的FPGA开发平台，选择对应的FPGA目标器件. 1.4确认相关信息与设计所用的FPGA器件信息是否一致，一致请点击Finish，不一致，请返回上一步修改。 1.5得到如下的空白的Vivado工程界面，完成空白工程新建二、工程设计 2.1设计文件输入，如下图所示，点击Flow Navigator下的Project Manager->Add Sources或中间Sources中的对话框打开设计文件导入添加对话框。 2.2添加设计文件，然后Next 2.3如果有v/vhd文件，可以通过Add File一项添加。在这里，我们要新建文件，所以选择Create File一项。 2.4在Create Source File中输入File Name，点击OK。注：名称中不可出现中文和空格。 2.5在弹出的Define Module中的I/O Port Definition，输入设计模块所需的端口，并设置端口防线，如果端口为总线型，勾选Bus选项，并通过MSB和LSB确定总线宽度。完成后点击OK. 2.6新建的设计文件（此处为flow_led.v）即存在于Source中的Design Source中。双击打开该文件，输入相应的设计代码。三、添加约束添加约束文件，有两种方法可以添加约束文件，一是利用Vivado中planning功能，二是可以直接新建XDC的约束文件，手动输入约束命令。 3.1利用IO planning 3.1.1点击Flow Navigator 中Synthesis中的Run Synthesis，先对工程进行综合。 3.1.2综合完成后，选择Open Synthesized Design，打开综合结果。 3.1.3此处应该出现如下界面，如果没有出现，在图示位置layout中选择IO planning在右下方的选项卡中切换I/O ports 一栏，并在对应的信号后，输出对应的FPGA管脚标号，并制定I/O std。（具体的FPGA约束管脚和IO电平标准，可参考对应板卡的用户手册或原理图）。 3.1.4完成后，点击上方工具栏中的保存按钮，工程提示新建XDC文件或选择工程中已有的XDC文件。在这里，我们要Create a new file，输入File name，点击OK完成约束过程。 3.1.5、此时在Source下的Constraints中会找到新建的XDC文件。 3.2建立XDC文件 3.2.1、点击Add Source ，选择第一项Add or Create Constraints一项，点击Next。 3.2.2、点击Create File ，新建一个XDC文件，输入XDC文件名，点击OK。点击Finish。 3.2.3、双击打开新建好的XDC文件，按照如下规则，输入相应的FPGA管脚约束信息和电平标准。四、功能仿真 4.1创建激励测试文件，在Source中右击选择Add source。在Add Source界面中选择第三项Add or Create Simulation Source，点击Next。 4.2选择Creat File，创建一个新的激励测试文件。输入激励测试文件名，点击OK，然后点击Finish。 4.3弹出module端口定义对话框，由于此处是激励文件，不需要有对外的接口，所以为空。点击OK，空白的激励测试文件就建好了。 4.4在source 下双击打开空白的激励测试文件，完成对将要仿真的module的实例化和激励代码的编写。激励文件完成后，工程目录如下图： 4.5此时，进入仿真。在左侧Flow Navigator中点击Simulation 下的Run Simulation 选项，并且选择Run Behavioral Simulaiton一项，进入仿真界面。 4.6下图为仿真界面。 4.7可以通过左侧的Scope一栏中的目录结构定位到设计者想要查看的module内部寄存器，在Objects对应的信号名称上右击选择Add To Wave Window，将信号加入波形中。 4.8可通过选择工具栏中的如下选项来进行波形的仿真时间控制，如下工具条，分别是复位波形（即清空现有波形）、运行仿真、运行特定时长的仿真、仿真时长设置、仿真时长单位、单步运行、暂停…… 4.9最终得到的仿真效果图如下。核对波形与预设的逻辑功能是否一致，仿真完成。五、综合下载 5.1在Flow Navigator中点击Program and Debug下的Generate Bitstream选项，工程会自动完成综合、实现、Bit文件生成过程，完成之后，可点击Open Implemented Design 来查看工程实现结果。 5.2点击Flow Navigator中的Open Hardware Manager一项，进入硬件编程管理界面。 5.3在Flow Navigator中展开Hardware Manager ，点击Open New Target 5.4在弹出的Open hardware target向导中，先点击Next，进入Server选择向导。 5.5保持默认，next。 5.6选中FPGA芯片型号，点击Next。完成新建Hardware Target。 5.7此时，Hardware一栏中出现硬件平台上可编程的器件。（此处以zynq为例，如果是纯的FPGA的平台，该出只有一个器件。）在对应的FPGA器件上右击，选择Program Device 5.8选择bit文件位置，默认，直接Program。观察实验结果，设计完成。

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