如何用Verilog设计，检测10个连续周期内如果A为1的次数超过3次，则在第十一个周期B=1.-CSDN论坛

CSDN论坛 > 硬件/嵌入开发 > 硬件设计

如何用Verilog设计，检测10个连续周期内如果A为1的次数超过3次，则在第十一个周期B=1. [问题点数：50分]

⋅如何用Verilog设计，检测10个连续周期内如果A为1的次数超过3次，则在第十一个周期B=1. 更多帖子 关注空间博客 MiniDotPup 本版专家分：0 结帖率 0%: 如何用Verilog设计，检测10个连续周期内如果A变化的次数超过3次，则在第十一个周期B=1.
谢谢

0 2018-10-30 11:45:20

回复数 1 只看楼主引用举报楼主

arm杀手 本版专家分：78: 状态机比较好做吧

0 2018-12-27 11:48:21

只看TA 引用举报 #1 得分 0

收藏帖子

注册