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分享用Verilog 设计的同步复位，综合出来的结果却是异步复位的？
我用Verilog HDL描述的同步复位电路，为什么综合出来的电路确是异步复位的呢？
代码为：
module syn_reset(
input rst_n,
input clk,
input data_in,
output out
);
reg out;
always@(posedge clk)
begin
if(!rst_n)
out <= 1'b0;
else
out <= data_in;
end
endmodule
综合出来的电路为：
多谢大佬能够给出合理解释？使用ISE综合出来的电路为什么和我想的不一样？
代码为：
module syn_reset(
input rst_n,
input clk,
input data_in,
output out
);
reg out;
always@(posedge clk)
begin
if(!rst_n)
out <= 1'b0;
else
out <= data_in;
end
endmodule
综合出来的电路为：
多谢大佬能够给出合理解释？使用ISE综合出来的电路为什么和我想的不一样？
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小轩天尊 2020-05-01
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上楼说的有道理，和异步复位，同步释放没关系[/quote] 我的意思是，不太支持使用同步复位这种风格的代码，更推荐使用异步复位同步释放的代码，这样更容易满足时序要求。[/quote]
各位说的都对，就是没针对原问题，一个简单的寄存器复位例子而已[/quote]
除了原问题，咱还可以做点扩展嘛
jgj58 2020-04-27
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1、这个简单的verilog同步复位描述是正确的。
2、Quartus综合的RTL图也是正确的。
3、编译后出来的chip p'lanner图的寄存器就是带异步复位管脚的。但是不应该认为同步复位到这个管脚。
这里有一篇文章介绍的比较详细：
https://blog.csdn.net/huan09900990/article/details/79419686
小轩天尊 2020-04-27
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上楼说的有道理，和异步复位，同步释放没关系[/quote] 我的意思是，不太支持使用同步复位这种风格的代码，更推荐使用异步复位同步释放的代码，这样更容易满足时序要求。
李锐博恩 2020-04-27
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上楼说的有道理，和异步复位，同步释放没关系[/quote] 我的意思是，不太支持使用同步复位这种风格的代码，更推荐使用异步复位同步释放的代码，这样更容易满足时序要求。[/quote]
各位说的都对，就是没针对原问题，一个简单的寄存器复位例子而已
李锐博恩 2020-04-26
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上楼说的有道理，和异步复位，同步释放没关系
小轩天尊 2020-04-26
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应该搞成异步复位，同步释放吧。
少了一颗门牙 2020-04-21
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是因为ISE某些器件的D触发器自带了同步复位，所以看上去像异步复位。今天我们老师刚刚讲过哈哈
weixin_44302059 2019-06-21
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楼主有联系方式吗？
李锐博恩 2018-12-18
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这个Verilog描述是没问题的，用Quartus综合出来的电路是对的：
fly 100% 2018-12-18
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把rst_n 与到数据上去，不然rstn 就是要慢一拍的
李锐博恩 2018-12-04
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多谢回复，将复位信号加入敏感列表中就不是我设计同步复位的目的了，按理说，综合出来的电路图应该没有用到寄存器的复位端
李锐博恩 2018-12-04
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多谢回复，如果rst_n放到敏感目录里面就不是我测试的目的了，那样综合出来的电路肯定是异步的，我想要的是同步复位，就是不用寄存器的专用复位端口clr。
zgl7903 2018-12-04
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把 rst_n 也加到敏感信号中试试看
always@(negedge rst_n or posedge clk)
always@(negedge rst_n or posedge clk)
