FPGA的PLL内核问题

lyl455133 2018-12-05 06:22:20
请教:  ACTEL的Libero SOC使用其PLL内核，仿真会有数据，但是下载到板子上后LOCK为低，且PLL也没有输出，请问这是什么原因呢？ 有没有也碰到类似问题的呢童鞋？
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lyl455133 2018-12-19
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引用 2 楼 迷雾绿洲的回复:
还是直接用综合的语法吧管脚绑定写在rtl 里面保险一点
谢谢，找到原因了，是因为板子上的pll电压拉低了
fly 100% 2018-12-12
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还是直接用综合的语法吧管脚绑定写在rtl 里面保险一点
lyl455133 2018-12-07
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引用 楼主 lyl455133的回复:
请教:  ACTEL的Libero SOC使用其PLL内核，仿真会有数据，但是下载到板子上后LOCK为低，且PLL也没有输出，请问这是什么原因呢？ 有没有也碰到类似问题的呢童鞋？
因为VCCPLL接地了！!
FPGA——pll锁相环配置及调用（基础篇）
IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。
基于FPGA的PLL频率合成器设计
摘　要：应用FPGA，采用PLL频率合成技术，结合教学实验平台的需要，设计出了一个整数/半整数频率合成器，输出范围为1 kHz～999.5 kHz，步进频率可达到0.5 kHz。与以前的教学实验装置相比，系统在性能指标、直观性等方面都有所提高，不仅可以用于教学实验，还可以用作频率源、频率计。 　　频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。频率合成器是电子系统的心脏，是影响电子系统性能的关键因素之一。本文结合FPGA技术、锁相环技术、频率合成技术，设计出了一个整数/半整数频率合成器，能够方便地应用于锁相环教学中，
基于FPGA的嵌入式开发与应用 part1
本书全面系统地介绍了基于SOPC的嵌入式系统设计技术，内容包括Altera可编程逻辑器件硬件结构、Quartus II开发软件的使用、SOPC原理与设计实例，以及基于FPGA的算法实现。 　　本书内容丰富，取材新颖。可作为电子类各专业本科生、研究生的教材和相关领域工程技术人员的参考书，也可作为本科EDA技术课程的后续课程教材和现代电子系统设计、电子设计竞赛、数字通信系统以及Nios II嵌入式系统高层次开发的参考书。 目录 第1章 绪论 　1.1 嵌入式系统简介 　　1.1.1 嵌入式系统的发展简介 　　1.1.2 嵌入式系统的概念与组成 　　1.1.3 嵌入式系统的特点 　　1.1.4 嵌入式系统的应用模式与发展趋势 　1.2 SOPC技术简介 　　1.2.1 SOPC技术的主要特点 　　1.2.2 SOPC技术实现方式 　　1.2.3 SOPC系统开发流程 第2章 Altera可编程逻辑器件简介 　2.1 MAX II器件 　　2.1.1 成本优化的架构 　　2.1.2 低功耗 　　2.1.3 高性能 　　2.1.4 用户Flash存储器 　　2.1.5 实时系统可编程能力（ISP） 　　2.1.6 灵活的多电压Multivolt内核 　　2.1.7 JTAG翻译器 　　2.1.8 I/O能力 　2.2 Cyclone器件 　　2.2.1 新型可编程架构 　　2.2.2 嵌入式存储资源 　　2.2.3 专用外部存储接口电路 　　2.2.4 支持的接口及协议 　　2.2.5 锁相环的实现 　　2.2.6 I/O特性 　　2.2.7 Nios II嵌入式处理器 　　2.2.8 配置方案 　2.3 Cyclone II器件 　　2.3.1 主要特性 　　2.3.2 数字信号处理应用 　　2.3.3 专用外部存储器接口 　　2.3.4 嵌入式锁相环 　　2.3.5 单端I/O特性 　　2.3.6 差分I/O特性 　　2.3.7 自动CRC检测 　　2.3.8 Nios II嵌入式处理器 　2.4 Stratix器件 　　2.4.1 高性能架构加快模块化设计 　　2.4.2 TriMatrix存储器 　　2.4.3 DSP块 　　2.4.4 高带宽I/O标准和高速接口 　　2.4.5 用于系统时钟管理的PLL 　　2.4.6 器件配置和远程系统升级 　2.5 Stratix II器件 　　2.5.1 新型逻辑结构 　　2.5.2 高速I/O信号和接口 　　2.5.3 外部存储器接口 　　2.5.4 针对Stratix II器件优化的IP 　　2.5.5 设计安全性 　　2.5.6 TriMatrix存储器 　　2.5.7 数字信号处理块 　　2.5.8 时钟管理电路 　　2.5.9 片内匹配 　　2.5.10 远程系统升级 　2.6 Stratix GX器件 第3章 Quartus II软件应用 　3.1 图形用户界面设计流程 　3.2 命令行设计流程 　3.3 交通灯设计实例 　　3.3.1 设计原理 　　3.3.2 设计输入 　　3.3.3 创建工程 　　3.3.4 编译前设置 　　3.3.5 编译 　　3.3.6 仿真 　　3.3.7 应用RTL电路图观察器 　3.4 引脚锁定和下载验证 　　3.4.1 引脚锁定 　　3.4.2 下载验证 　　3.4.3 对配置器件编程 　3.5 使用嵌入式逻辑分析仪进行实时测试 　　3.5.1 SignalTap II逻辑分析仪使用流程 　　3.5.2 编译特定逻辑条件触发信号 　3.6 使用在系统嵌入式存储器 　　3.6.1 正弦信号发生器的设计 　　3.6.2 定制ROM初始化数据文件 　　3.6.3 定制ROM元件 　　3.6.4 使用在系统嵌入式存储器数据编辑器 　3.7 嵌入式锁相环altPLL宏功能模块调用 　思考题 第4章 基于FPGA的DSP算法实现 第5章 Nios II处理器结构 第6章 Avalon总线规范 第7章 基于SOPC的Nios II处理器设计 第8章 Nios II外设及其编程 第9章 嵌入式处理器应用实例 附录A VHDL基本语法 附录B Verilog HDL基本语法
RTL8208B-BCM5421S千兆网cyclone2 FPGA主控板protel99原理图PCB+BOM+FPGAVerilog源码+文档说明.zip
RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计，包括完整的原理图+PCB+生产BOM文件，CYCLONE2 FPGA设计逻辑源码文件 2、 设计概述 本板作为千兆机内帧的接收板，主要功能是接收千兆机内帧控制器输入的显示数据，经过SDRAM转存后再通过十六个百兆口输出。同时要能接收箱体扫描板输出数据。其中收发关系由本板百兆芯片实现AUTOCROSS。 3、 具体设计 3．1 SDRAM.SCH  使用一片86脚，TSOP封装的SDRAM  可以使用64M，128M的SDRAM。使用64M芯片时21脚（A11）NC  DQM[3:0]接地，CKE接3.3V电源 3．2 FPGA.SCH  FPGA芯片使用EP2C8Q208  配置方式JTAG+AS（EPCS4）  25M时钟和RESET接PLL1的输入端  FPGA附加电路：FLASH，EEPROM，温度传感，天光亮度传感  FLASH的CS#接地，WP#接3.3V。EEPROM的WP接地  千兆的CLK125,RC125,MEDIA,BREAK接PLL2IN  千兆PHY和两个百兆PHY的管理接口复用一对I/O。 千兆PHY地址为00001；百兆PHY地址为10***,01***  百兆芯片共用一个RESET引脚 3．3 POWER.SCH  5V电源输入  FPGA内核电压1.25V使用一片1085_ADJ  板上3.3V电压使用一片2831Y  千兆芯片的2.5V使用一片2831Y  两个百兆芯片的1.8V各使用一片2831Y,需要测试是否可以使用一片 每个百兆芯片需要760mA工作电流 3．4 INDRIVE.SCH  千兆芯片使用BCM5421S  留有光接口与电接口，使用MEDIA选择管脚选择接口类型  引脚设置如下： 信号类型 信号名称 引脚 IO 功能描述 连接方式 与FPGA相连的信号 RXD[7:0] 2,3,4,9,10,11,12,15 O 接收数据，与RXC同步 在100BASE-TX和RGMII模式下，只有RXD[3:0]有效 经过排阻和FPGA相连（如图19） TXD[7:0] 104,103,102,101,100,99,98,97 I 发送数据，与GTXCLK同步 在100BASE-TX和RGMII模式下，只有TXD[3:0]有效 RX_DV 1 O 高电平指示正在接收数据 TX_EN 106 I TXD[7:0]传输使能 GTXCLK 107 I GMII传输时钟，MAC提供的125M时钟，用于同步发数据 RX_ER 113 O RX_DV高，RX_ER高指示从双绞线收的数据有错 INTR#/ ENDET 76 I 中断信号 当检测到ENERGY置高1.3ms 当无ENERGY 1.3s 置低 与FPGA的CLKIN相连 MDC 20 串行数据MDIO的同步时钟，可以达到12.5M 与FPGA相连，与百兆芯片复用 MDIO 21 用于配置MII寄存器的串行数据 与RJ45相连的信号 TRD[0]+- 47,48 IO 网线的收发差分对 与RJ45相连 TRD[1]+- 50,49 IO TRD[2]+- 56,57 IO TRD[3]+- 59,58 IO 与光头相连的信号 SGIN+- 115,116 I SerDes/SGMII差分数据输入 与光头相连 SGOUT+- 118,119 O SerDes/SGMII差分数据输出 指 示 灯 信 号 B_TX 70 O 传输数据指示信号 B_RC 71 O 接收数据指示信号 B_LINK2 72 O 传输速度指示信号 00表示1000BASE-T LINK 高电平使能SERDES模式 B_LINK1 73 O B_FDX 74 I/O pd 高电平使能SGMII模式 全双工指示信号 B_SLAVE 75 I/O pu A-N使能 Master/Slave指示信号 B_QUALITY 85 O 铜线连接质量指示信号 RGMII模式下设置RXC Timing 时 钟 信 号 XTALI 124 I 5421的外接25M参考时钟 接25M晶体 XTALO 125 O RXC 112 O 从输入的模拟信号中恢复的125M时钟，用于同步RXD[7:0] 接FPGA的CLKIN CLK125 18 O MAC参考时钟，由XTALI倍频产生的125M时钟信号输出 接FPGA的CLKIN 接成1或者0的控制信号 PHY[4:0] 63,
基于Altera的Max10M08 FPGA的评估板设计-电路方案
今年Altera推出最新的10代FPGA和SoC系列产品之一MAX 10（MAX 10数据手册）FPGA，小外形封装、低成本和瞬时接通可编程逻辑器件中采用了先进的工艺，是革命性的非易失FPGA。而Altera推出的评估套件MAX10M08可以作为工业和汽车等很多市场领域和应用提供通用开发平台，也可以把 10M08 评估电路板作为开始 MAX 10 FPGA 设计的高性价比起点。 那么下面就两个方面带着大家开启MAX 10体验之旅。 一、MAX 10 FPGA特性 Altera MAX 10 FPGA是集成了闪存、ADC、RAM和DSP功能的革命性可编程器件，是单芯片、双配置的最佳解决方案。继承了前一代 MAX 器件系列的单芯片特性，使用单核或者双核电压供电，其密度范围在 2K 至 50KLE 之间。MAX 10 FPGA 系列提供先进的小圆晶片级封装 (3mmx3mm)，以及有大量 I/O 引脚封装的产品。 片上资源: 50,000 个逻辑单元 (LE) 500 个 用户I/O 管脚 非易失、瞬时接通体系结构 单芯片 嵌入式 SRAM DSP 模块 高性能锁相环 (PLL) 和低偏移全局时钟 外部存储器接口 (DDR3 SDRAM、DDR3L SDRAM、DDR2 SDRAM、LPDDR2) Nios:registered: II 软核嵌入式处理器支持 支持3.3 V、LVDS、PCI 等 30多个 I/O 标准 嵌入式ADCs – 12 位，1 Msps -18 路模拟输入通道 -温度传感器 可供选择的单核或者双核供电模式 嵌入式闪存 内部振荡器 低功耗特性 -休眠模式下，动态功耗降低了95% -输入缓冲关断 128 位高级加密标准 (AES) 和其他设计安全特性 RoHS6 封装 二、MAX 10-10M08评估板 MAX 10-10M08是一款基于Altera MAX 10系列FPGA的入门级评估板，核心FPGA芯片为10M08SAE144C8G。 评估板硬件框图: 评估板硬件资源: 通过该评估板，可以学到: —面向10M08SAE144C8G，144-EQFP FPGA开发设计，103个通用IO口 —测量FPGA功耗（内核电压和IO端口电压） —实现不同I/O电压之间的桥接 —对FPGA的NOR闪存进行读写操作 —使用FPGA的模数转换器模块测量输入的模拟信号 —通过 Arduino UNO R3 连接器或者直通过孔实现与外部功能和器件的链接 该款评估板已经在Altera官网出售，价格为$49.95，有需要的可以到官网购买。 附件中我们提供MAX 10评估板相关硬件、软件支持和产品文档，现在就可以马上开始MAX 10 FPGA设计。
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