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分享求助:verilog驱动数码管依次点亮
module aa0106(clk,en,Q,codeout);
input clk,en;
output [5:0] codeout;
output reg[2:0] Q;
bb0106 bb0106(outcode,Q);
cc0106 cc0106(clk,en,Q);
endmodule
module bb0106(clk,en,Q);
input clk,en;
output reg[2:0] Q;
always@(posedge clk)
begin
if(en == 1'b1)
begin
if(Q < 3'd5)
Q <= Q + 1'b1;
else
Q <= 0;
end
else
Q <= Q;
end
endmodule
module cc0106(codeout,Q);
input [2:0] Q;
output [5:0] codeout;
reg[5:0] codeout;
always@(Q)
begin
case(Q)
3'd0:codeout=6'b011111;
3'd1:codeout=6'b101111;
3'd2:codeout=6'b110111;
3'd3:codeout=6'b111011;
3'd4:codeout=6'b111101;
3'd5:codeout=6'b111110;
default: codeout=6'bx;
endcase
end
endmodule
上面是我写的代码，用计数器实现对数码管的外围依次点亮，我的是共阳级数码管，但是下载后发现输入使能en只能点亮一个，不能循环，我觉得是语法问题，求各位大佬帮助，今晚实验
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