求助！关于VHDL的一个小设计

プ我恨你≮恨我 ◆ 2019-04-11 03:16:27

有没大神能给点相关程序代码，或者提供一点思路。

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fly 100% 2019-04-12

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一个计数器，最高为作为输出信号

プ我恨你≮恨我 ◆ 2019-04-11

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就是用不同的计数初值，来产生不同的高低电平的信号

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