用VHDL设计一个有32个数据输入端口的并行输入串行输出寄存器

LLBBHH123456 2019-04-20 05:32:28

有没有哪位大佬能告诉我怎么用generic写32个端口啊？我刚学VHDL没多久，我发现写并行输入的大部分都是一个端口然后32位，那我如果想用32个端口呢？这个port部分要怎么写？不可能把32个端口全列出来吧。

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当load为“0”，移位使能信号en为“1”时，在时钟上升沿的作用下，寄存器中的数据向左或向右移动，并将从一端移出的数据送至另一端，而不是像其他移位寄存器那样直接丢弃。当load为“0”时，在时钟上升沿的作用下，将寄存器中的数据向左移动，并从串行输出端sout移出，从而实现并行数据到串行数据的转换。串行数据加载到串行输入端sin，每个时钟上升沿，寄存器中的数据左移1位，最右边（最低位）的触发器存入sin端的新数据。根据提示，在右侧编辑器中补全代码,完成8位循环移位寄存器的建模，采用低电平同步复位。

用Verilog实现串并转换首先我们先要了并串和串并转换的原理并串转换：先将八位数据暂存于一个八位寄存器器中，然后左移输出到一位输出端口，这里可以通过一个“移位”来实现，相当于实现了移位寄存器的功能。串并转换：新输入的位值成为原来数据的最低位，将原来数据的最高位舍去，这里可以通过一个简单的“连接符”来实现。我们这里采用两种方式来进行串并转换一：lsb优先 Least Significant Bit，最低比特，最低位优先二：msb优先 Most Significant Bit，最高比特，

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