VHDL 总线问题

weicheichei 2019-04-29 08:41:01
我用VHDL写了一个器件,有24根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题,请指教
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Ray_G| 2020-06-28
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把dirdata0和dirdata1改成dirdata[0] dirdata[1]试试呢
weicheichei 2019-04-29
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引用 1 楼 同样冒雨 的回复:
24根和两根,关系没搞好
是啊,弄的比较别扭
同样冒雨 2019-04-29
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24根和两根,关系没搞好

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