VHDL 总线问题

[weicheichei]

我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教

[同样冒雨]

24根和两根，关系没搞好

[weicheichei]

引用 1 楼 同样冒雨 的回复:

24根和两根，关系没搞好

是啊，弄的比较别扭

[Ray_G|]

把dirdata0和dirdata1改成dirdata[0] dirdata[1]试试呢