FPGA时序优化问题

[不够努力的人]

请问一下如果程序中逻辑级数过多导致静态时序报告中的建立时间不满足，处理程序采用流水线的方式处理，还有别的方法处理逻辑级数过多的问题吗

[kkg89]

有关时序问题网上的资料很多，也分许多类。你可以先了解一下，确定自己的设计问题出在哪儿，然后在对症下药。这样笼统的提问，是没人能给你实际解决的。推荐你看看， https://blog.csdn.net/kaopuguyue110/article/details/71079248

[dy644586670]

赋值在process下施行 采用同步逻辑，提高主时钟 优化逻辑电路

[fly 100%]

拆分成多个模块，多用并行

[Mr.zhang_FPGA]

retming