硬件设计EDA触发器的实现下载

weixin_39821526 2019-05-13 04:30:17

dff触发器的设计，quantusii实现
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用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。

基于EDA的数字频率计系统设计摘要：本课题设计了一种具有多种功能和多种测量精度的数字频率计系统，采用VHDL硬件描述语言编程，并用FPGA实现。本设计选择以FPGA集成芯片为核心器件，以触发器和计数器为核心，由信号输入、放大、整形、计数、数据处理和数据显示等功能模块组成。因此，本课题的研究结合了FPGA控制、七段数码管字符显示和波形的整形放大等相关知识。设计平台为Altera公司的Quartus II 8.0软件，采用Altera公司的Cyclone系列FPGA实现。本文详细介绍了数字频率计的设计过程，包括系统软件方案设计、系统硬件方案设计、芯片选型、编译仿真平台选择、功能模块划分、时钟分频模块设计、计数模块设计、按键去抖模块设计和七段数码管显示模块等部分的设计与实现，对深入研究EDA技术和波形发生器具有重大的意义。 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

EDA实验实验一用原理图输入法设计半加器一、实验目的： 1.熟悉利用Quartus 的原理图输入方法设计简单组合电路； 2.通过一个半加器的设计把握利用EDA软件进行电子线路设计的详细流程； 3.学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件三、实验要求： 1. 利用原理图输入法对半加器电路进行描述； 2. 进行波形仿真测试； 3. 严格按照实验步骤进行实验； 4. 管脚映射按照芯片的要求进行。四、实验原理 1.根据真值表写出电路的逻辑表达式 "输入 "输出 " " a "b "So "Co " " 0 "0 "0 "0 " " 0 "1 "1 "0 " " 1 "0 "1 "0 " " 1 "1 "0 "1 " 其中a, b 为输入端口，So 与Co 分别为半加器和与进位。其逻辑表达式为： 2. 根据逻辑表达式进行原理图输入。五、实验步骤： 1. 为本项工程设计建立文件夹。注意文件夹名不能用中文，且不可带空格。 2. 输入设计项目并存盘。 3. 将设计项目设计为工程文件。 4. 选择目标器件并编译。 5. 时序仿真。 6. 引脚锁定。 7. 编程下载。实验二用原理图法设计一位、四位全加器一、实验目的： 1. 熟悉利用Quartus 的原理图输入方法设计简单组合电路； 2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程； 3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件三、实验要求： 1.利用原理图输入法对一位全加器电路进行描述； 2. 进行波形仿真测试； 3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。五、实验步骤：与实验一相同。六、实验报告： 1. 要求画出一位、四位全加器的真值表； 2. 分析用半加器实现一位全加器的优点； 3. 对波形进行分析，并绘制波形图。实验三用文本输入法设计D触发器和锁存器一、实验目的： 1. 熟悉Quartus 的VHDL 文本设计过程。 2. 学习简单时序电路的设计、仿真和硬件测试。二、实验器材： 1、计算机及操作系统 2、Quartus II软件三、实验要求： 1.利用文本输入法对D触发器和锁存器电路进行描述； 2.进行波形仿真测试； 3.严格按照实验步骤进行实验；四、实验原理： 1. D 触发器的设计设计源程序如下所示： LIBRARY IEEE; USE.IEEE.STD_LOGIC_1164. ALL; ENTITY DFF1 IS PORT(CLK: IN STD_LOGIC ; D: IN STD_LOGIC ; Q: OUT STD_LOGIC ) ; END DFF1 ; ARCHITECTURE BHV OF DFF1 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF ; END PROCESS ; Q <= Q1 ; END BHV ; 2.锁存器的设计设计源程序如下： LIBRARY IEEE； USE IEEE. STD_LOGIC_1164. ALL； ENTITY DFF2 IS PORT (CLK: IN STD_LOGIC ； D: IN STD_LOGIC ； Q: OUT STD_LOGIC ) ； END DFF2 ； ARCHITECTURE BHV OF DFF2 IS BEGIN PROCESS (CLK, D) BEGIN IF CLK = '1' THEN Q <= D ; END IF； END PROCESS； EDN BHV；五、实验步骤：与原理图输入法的步骤基本相同。六、实验报告：分析两个实验的仿真和测试结果，说明这两个电路的异同点。实验四含异步清0和同步时钟使能的4位加法计数器一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件三、实验要求： 1.利用文本输入法对含异步清0和同步时钟使能的4位加法计数器进行描述； 2.进行波形仿真测试； 3.严格按照实验步骤进行实验；四、实验原理图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加

本次设计是一个等精度测频原理的频率计，能测出1~9999KHZ的频率，同时它能精确到4位小数点。它主要由D触发器、计数器、分频器等模块组成。其中最主要的部分是计数器，它的测频原理是在一定的闸门时间内测量被测信号的脉冲个数。各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。这时，再进行时序仿真、引脚锁定之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。

【项目资源】：包含前端、后端、移动开发、操作系统、人工智能、物联网、信息化管理、数据库、硬件开发、大数据、课程资源、音视频、网站开发等各种技术项目的源码。包括STM32、ESP8266、PHP、QT、Linux、iOS、C++、Java、python、web、C#、EDA、proteus、RTOS等项目的源码。【项目质量】：所有源码都经过严格测试，可以直接运行。功能在确认正常工作后才上传。【适用人群】：适用于希望学习不同技术领域的小白或进阶学习者。可作为毕设项目、课程设计、大作业、工程实训或初期项目立项。【附加价值】：项目具有较高的学习借鉴价值，也可直接拿来修改复刻。对于有一定基础或热衷于研究的人来说，可以在这些基础代码上进行修改和扩展，实现其他功能。【沟通交流】：有任何使用上的问题，欢迎随时与博主沟通，博主会及时解答。鼓励下载和使用，并欢迎大家互相学习，共同进步。

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