2.5G Hz PLL 锁定检测电路分析实现下载

weixin_39820535 2019-05-14 04:00:16
在集成电路设计中,需要使芯片上内部时钟和外部时钟同步,希望在外部时钟输入的高频率下使用芯片的内部时钟。基于以上两点,锁相环常常用于产生芯片上的内时钟。但是随着处理器频率的提高,传统的数字锁相环已经不能满足要求。在本文中,我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5G Hz PLL 锁定检测电路分析实现,就是要完成锁定检测电路的正向总体设计方案,锁定检测电路的反向提取,再在反向提取电路的基础上在SMIC0.18 um 工艺下进行重新设计,并完成HSPICE下的晶体管级仿真。2.5G Hz PLL 锁定检测电路分析实现的难点与重点是反向电路的提取和SMIC0
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