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分享如何用Verilog代码编写可综合的具有固定延迟时间的延迟单元
请问:在数字集成电路设计中，如何用Verilog代码编写可综合的具有固定延迟时间的延迟单元呢？？比如说，我想要输入数据经过延迟链晚4ns输出数据，想要用verilog代码编写可综合的程序应该怎样编写呢？？还是说可以调用FPGA资源实现这种情况呢？（#4ns 这种方式不能综合呀~）
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bsnow 2019-11-05
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#4ns 只是写仿真激励使用的，工具都不可以综合的。
在实际使用的时候只能说产生不小于4ns的延迟的输出。
1. 通过工具约束时许
2. 然后测试实际延迟
3. 通过手工布线调整延迟
bequickhuman 2019-11-04
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以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。
如：a=#10 b;
这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;、
我了解的是这样子
zgl7903 2019-05-17
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