FPGA 60计时下载

[weixin_39821260]

60进制计数
可以做秒和分钟的计时
entity jishu60 is
port(s:in std_logic;--置位信号（低电平有效）
clk:in std_logic;--时钟信号
data:in std_logic_vector(5 downto 0);--预置数
num:buffer std_logic_vector(5 downto 0);--计数结果
co: out std_logic);--进位信号
相关下载链接：//download.csdn.net/download/byjjing/2306309?utm_source=bbsseo