请用verilog实现74LS191并写出仿真代码

qq_41055032 2019-05-29 08:14:12

实验课的题目，学渣完全不懂.......

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fly 100% 2019-06-03

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先画出来逻辑输入逻辑输出再实现吧

摆渡沧桑 2019-05-30

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这个主要看74LS191的逻辑功能实现，就能用verilog描述了，首先得懂这个电路能干啥

文档中包括了FIFO和UART的verilog程序，可以直接在quartusII中实现，用于各种型号FPGA

实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf实验八时序逻辑电路设计实验.pdf

任意进制计数器及简易秒表设计.pdf

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可算是放寒假了。。。泪目！简报众所周知，74ls138是一种应用广泛的电子元器件。其本体共有3+3+8+1+1=16接口，其中，电源与接地口我们直接忽略掉吧（毕竟这兄弟俩也没什么大用处。。。也许吧）。因此，本篇文章将利用Verilog HDL对 74ls138 16个接口中的14个接口功能进行实现。接口 74ls138的十六个接口及其功能如下：地址端：共三个，按高低顺序组成二进制代码，通过数字的先后顺序对应8个数据输出端，为主要实现功能的端口之一。输出端：为主要实现功能的端口之一，共七个，根.

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