vivado中进行FPGA验证时的Timing一直显示警告,需要设置吗 [问题点数:20分]

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Vivado使用技巧(17):时序异常 Timing Exception
时序异常nn英文名为Timing Exception,可以认为是时序例外或时序异常,“例外”或“异常”是指这部分时序的分析与大多数常规时序分析不同;下表给出了Vivado支持的时序异常命令及功能: nnnnVivado不支持即时分析有矛盾的时序异常,<em>需要</em>运行report_exceptions<em>进行</em>完整的分析,报告所有时序异常;nn伪路径 false path nn某些在拓扑结构上看存在于设计中的路径...
Vivado使用技巧(15):DRC设计规则检查
在I/O和时钟规划之后,<em>需要</em><em>验证</em>设计以确保其满足设计需求。Vivado提供了两种<em>验证</em>途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。nnnnnn运行DRCsnnDRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计检查项(通常称作rule deck),来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/...
时序约束方法及解决timing问题的方法(二)
本文承接上一篇文章《时序约束方法及解决<em>timing</em>问题的方法(一)》,记录我在实际工程中fixn <em>timing</em>问题的方法。nxilinx的Vivado工具也<em>一直</em>在更新,到本人记录此文的时候,Vivado已经有2017.3版本了,建议大家使用最新的Vivado工具。n继续上一篇博客中提到的约束问题,在修改了<em>timing</em>约束之后,有了false_path,set_multicycle等宽松的命令
时序约束方法及解决timing问题的方法(一)
    承接上一篇文件《 基于xilinx FPGA<em>验证</em>ASIC可能遇到的<em>timing</em>问题》中提到的问题,本文列数一下在<em>vivado</em>中可能用到的约束方法和面对<em>timing</em>问题的解决办法。nn(1)详尽的时钟约束nn        create_clock:和其他FPGA EDA tool一样,在<em>vivado</em>中<em>timing</em>约束越全越好,越细越好,而place约束可以很粗略或者省略调。约束中最常用的语...
vivado 综合警告[Synth 8-4446]的解决方法
在跑<em>vivado</em>,代码正确,但却没输出,出现上述warning。问题可能是子模块输出的引脚又被上层模块无任何处理再次输出。nn
Vivado使用技巧(33):时序异常
时序异常n英文名为Timing Exception,可以认为是时序例外或时序异常(本系列文章 的称法),“例外”或“异常”是指这部分时序的分析与大多数常规时序分析不同。下表给出了Vivado支持的时序异常命令及功能:nnnnn命令n功能nnnnnset_multicycle_pathn<em>设置</em>路径上从起点到终点传递数据<em>需要</em>的时钟周期数nnnset_false_pathn指示设计中的某条逻辑路径不<em>进行</em>时...
Vivado工程时序违背
        此篇博客在于记录<em>vivado</em>中报时序出错,尝试找方法改善、消除此问题。下面就工程中遇到的情况<em>进行</em>总结(持续更新):昨晚网上找到&quot;<em>vivado</em>时序问题分析&quot;(链接:https://wenku.baidu.com/view/e31e471a783e0912a2162ab3.html)文档,提及造成时序问题的成因有:1)约束不完整-70%;2)路径过长-20%;3)逻辑过深-5%;4)不...
Vivado使用技巧(14):使用时序约束向导
时序约束向导nn打开综合设计或实现设计后,在Flow Navigator中点击Open Synthesized/Implemented Design目录下的Constraints Wizard可以打开时序约束向导(会要求选择一个target约束文件),弹出如下窗口: nnnn利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束,给出一些缺少的时序约束的建议;时...
FPGA入门笔记三 RTL schematic验证你的RTL级设计
仍然使用开发板,SPARTAN6。难免有错,请不吝指正。n串口程序比点灯要复杂很多,比起来做项目的程序简单很多。
VIVADO时序分析练习
VIVADO时序分析练习nn时序分析在FPGA设计中是分析工程很重要的手段,时序分析的原理和相关的公式小编在这里不再介绍,这篇文章是小编在练习VIVADO软件时序分析的笔记,小编这里使用的是18.1版本的VIVADO。 n这次的练习选择的是ZYNQ的芯片,原本工程是工作在100MHz的时钟,但是作为练习,我们可以把时钟调到一个极限的程度来<em>进行</em>优化。 n首先,打开一个工程,更改一下时钟频率,使得工程...
基于xilinx FPGA验证ASIC可能遇到的timing问题
本文是本人对xilinx XC7V系列FPGA用于ASIC前段<em>验证</em>遇到问题的总结,为自己记录并分享给大家,如果有歧义或错误请大家在评论里指出。n将FPGA用于ASIC<em>验证</em>和实现传统RTL设计的主要区别就是ASIC会根据应用场景有大量的门控时钟(clokc gate)和电源开关(power gate),其中power gate不<em>需要</em>在FPGA上实现并且也无法实现,它是来源与IP供应商或foundr
紫光同创国产FPGA学习之Timing Analyzer
紫光同创的文档拷贝过来的。我怎么看都发现,怎么这么关键的东西,咋不够详细呢???分析是一方面,修改是另一方面了。nn一、TA总体介绍nnTiming Analyzer是一款用于时序分析的软件,用户可以通过导入PnR DB和SDC文件来<em>进行</em>时序分析,通过查看时序结果来让用户根据自己的目的修改时序约束,导出SDC文件,然后通过新的SDC文件和PnR DB得到在此PnR基础上根据新的约束所报告的时序信息...
vivado上板测试流程,FPGA
这是一个<em>vivado</em>软件的FPGA测试流程介绍。其中有仿真,综合,实现,引脚配置,下载。
Vivado使用技巧(30):使用时序约束向导
时序约束向导n打开综合设计或实现设计后,在Flow Navigator中点击Open Synthesized/Implemented Design目录下的Constraints Wizard可以打开时序约束向导(会要求选择一个target约束文件)。弹出如下窗口:nn利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束,给出一些缺少的时序约束的建议。时序约束向...
【FPGA_004】用vivado自带仿真工具,仿真FFTip核时,一直失败,停在检查点
[VRFC 10-516] comparison between unequal length arrays always returns FALSE [&quot;C:/wrk/2016.4/nightly/2016_12_14_1733598/packages/customer/<em>vivado</em>/data/ip/xilinx/xbip_utils_v3_0/hdl/xbip_utils_v3_0_vh_rf...
FPGA综合后警告问题说明
Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity listnn【提示】没把singal放到process()中。n2.Warning: Found pins ing as undefined clocks and/or...
Vivado使用技巧(18):仿真功能概述
仿真功能概述nn仿真FPGA开发中常用的功能,通过给设计注入激励和观察输出结果,<em>验证</em>设计的功能性。Vivado设计套件支持如下仿真工具:Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。nnVivado的仿真流程如下图所示: n n仿真可以在设计阶段的不同时间点<em>进行</em>,主要包括如下三个阶段:nnnRTL级行为仿真:在综合和...
vivado2018.3 FPGA 数字钟的实现
基于<em>vivado</em>2018.3的数字钟的实现,在EGO1开发板上用8位数码管<em>显示</em>,能通过按键校时,还通过按键能够实现24小时制和12小时制的时间自由切换,不改变分秒。有问题可以联系我!
FPGA Vivado系统搭建(二)
在完成了FIFO的搭建后,我开始了用自己生成的IP Core<em>进行</em>搭建网络。这就<em>需要</em>我们将之前学习的知识串起来,先用Vivado HLS生成我们<em>需要</em>的IP Core,然后再通过Vivado对相关网络<em>进行</em>搭建。nn一、用<em>vivado</em> HLS生成IP Corenn大致流程在我前面的博客中已经有介绍,这里我们生成的IP Core能够完成最基本的二维卷积运算,为我们最终的目的——在FPGA上实现卷积神经网络...
关于vivado之中set_multicycle_path时钟约束设计的问题
    在设计时钟约束问题之前,<em>需要</em>注意两个概念,一个是建立时间、一个保存时间。建立时间是指,对于一个D触发器来说,时钟到达之前,数据应该保持稳定的时间。保持时间是指,时钟到达之后,数据应该保持稳定的 时间。nn     我对于这个问题的理解是,建立时间,是在D触发器之前,<em>需要</em><em>进行</em>组合逻辑计算的时间,包括线路的传输时间。nn     保持时间是指,当上升沿到达之后,<em>需要</em>多少时间保持数据的稳定,相关...
Vivado使用技巧(32):IO延迟的约束方法
上一篇讲述了对时钟的约束方法,时钟不仅对设计很重要,约束情况也很多、很复杂,<em>需要</em>一定的经验。本文将讲述另一种重要的约束:I/O延迟,但与时钟约束相比就简单的多,本文篇幅也相对较少。n为了对设计外部的时序情况<em>进行</em>精确建模,设计者必须设定输入和输出端口的时序信息。Vivado只能识别出FPGA器件范围内的时序,因此必须使用set_input_delay和set_output_delay命令来<em>设置</em>FPG...
VIVADO布线布不通过描述
一个布线布不通过的<em>vivado</em>案例rn//时钟的选择rn/*rnBUFGMUX_CTRL BUFGMUX_CTRL_BW0 (rnrn.O(clk_for_adc), // 1-bit output: Clock outputrnrn.I0(serdes_rx_clk), // 1-bit input: Clock input (S=0)rnrn.I1(pcie_clk), // 1-bit in
FPGA vivado系统搭建(一)
在<em>进行</em>了一些数据手册粗略的阅读和一些内容的相关了解以后,我开始了一些系统的搭建。nnnn一、FIFO系统搭建nn在<em>进行</em>系统搭建时,我参考了翔瑞学长的博客,先<em>进行</em>了FIFO系统的搭建。因为FIFO系统中所用到的IP Core是系统自带的,相对于自己生成的IP Core成功率会更高一些。nn首先什么是FIFO呢?FIFO是先进先出。关于怎样创建工程和选择芯片之类的在这里就先不说了,之前的博客里有关于开...
[原创]FPGA编译生成锁存器原因与解决办法
遇到的问题:nn在quartus ii中,编译工程,报出如下<em>警告</em>:nnWarning (335093): TimeQuest Timing Analyzer is analyzing 160 combinational loops as latches.nnQuartus 官方给出的Help如下:nnnnCAUSE: The TimeQuest Timing Analyzer found latc...
FPGA(XILINX) DDR3 内存条 读写测试 仿真通过 (VIVADO 2015.2)
FPGA(XILINX) DDR3 内存条 读写测试 仿真通过 (VIVADO 2015.2)
Vivado下的仿真入门
Vivado 仿真入门
解决VIVADO ZYNQ编译提示PS引脚约束警告
进入sources的IP sources,选中顶层,右键,选择reset output products, 把所有IP包括PS自动生成的文件reset一下,然后再重新生成顶层的hdl wrap即可。
Vivado使用技巧(11):设置FPGA配置模式
配置模式概述nnVivado设计过程中生成的bit流文件<em>需要</em>通过特定的配置引脚导入到FPGA中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有:nnnMaster SPI x1/x2/x4nMaster SerialnSlave SerialnMaster BPI-Up x8/x16nSlave SelectMap x8/x16/x32nJTAG/Boundary ScannM...
FPGA学习笔记——计数器IP核
一:新建FPGA工程rn以前写过,不会的可以翻翻我以前的博客rn二:选择工具(Tools)里面的MegaWizard Plug-In Manager。rnrn三:选择第一个选项,然后点击Next。rnrn四:在左面找到Arithmetic,打开它,找到LPM_COUNTER;右边语言选择verilog HDL,选择语言下面是选择要输出的文件名字,可以在自己设定的路径下新建一个扩展名为.v的文件,然后选择它为要...
FPGA Verilog语言实现数字钟
基本数字钟 Verilog FPGA
使用Vivado进行FPGA开发的设计流程
<em>进行</em>了一个呼吸灯实验。所以涉及到的点有:    时钟分频器的设计;    Clocking wizard的使用;    添加物理约束;    设计流程等。自己录的视频,放在优酷了。有点模糊,也没有声音。百度云上的是可以看清楚字的。注意,注意,注意:少了综合后功能仿真的步骤!观看链接:http://v.youku.com/v_show/id_XMzUzMjY4NTQwMA百度云链接:...
FPGA实现闭环电流控制
FPGA实现六路闭环电流控制,pwm控制部分有三组变量,第一组是由avr写入,控制相应的占空比,这个是供调试使用,第二组是自动pid控制使用的,第三组是pwm计数使用的,根据pid_sw开关的<em>设置</em>决定读入第一组还是第二组的值
【FPGA_015】记录关于vivado的一些小bug吧
记录关于<em>vivado</em>的一些小bug吧,下次再遇到的时候,可以在这查找一下。
【FPGA】几种时序问题的常见解决方法-------1
本来打算先更内核呢,结果这几天看的时序问题比较多,就打乱一下节奏吧。------------------------------------------------------------------------------1.扇出太多引起的时许问题。     信号驱动非常大,扇出很大,<em>需要</em>增加驱动能力,如果单纯考虑驱动能力可以尝试增加buffer来解决驱动能力,但在插入buffer的同时增加了r...
FPGA基础入门【1】Vivado官方免费版安装
本人自本科大二开始接触FPGA相关知识,现已将近五年,从这篇开始将从比较基础的角度讲述如何一步步了解FPGA。我相信动手一步步做下去是从零开始学习知识的最快方法,因此不会从最基础开始讲,而是在碰到相应知识时尽量做到对每一句做出解释。n不过我依然会在合适时候写出些基础的总结篇,毕竟学习过却没有总结,总是觉得不系统。我会在一段基础知识基本出现过之后贴上链接供参考。nFPGA基础入门【1】Vivado ...
xilinx FPGA复位浅析
复位在FPGA设计中的重要性不言而喻,nAltera的FPGA,xilinx 7系列的FPGAn同步复位,异步复位,建立时间,保持时间,恢复时间,撤销时间n硬件乘法器,BlockRAM,srl16,srl32
【 FPGA 】控制数码管动态扫描显示的小实验
 nn实验的功能很简单,就是让4个数码管每隔1s递增<em>显示</em>,使用动态扫描的方式来实现。nn从这个功能的描述可以看出,我们首先要写一个计数器模块,来让计数值每隔1s增加1,暂时实现的是16进制的东西,从0到f,之后10到1f等等。nn我们的实验平台的系统时钟是25MHz,不是25MHz的实验平台,可以通过PLL来分频或倍频得到25MHz的时钟。nn其次,写一个模块来控制数码管的位选和段选。nn实验平台...
【FPGA_009】vivado 调用modelsim仿真带FFT ip核工程
首先是编译一下<em>vivado</em>的仿真库点击下图的仿真库编译exe,<em>设置</em>好modelsim 安装路径,及仿真库存放目录,然后点击开始编译。2 配置modelsim.ini文件约十分钟后,编译完成。这时,还需配置modelsim.ini 文件(在modelsim安装路径根目录下)。右键属性,取消只读权限。在该modelsim.ini 文件里添加刚才编译好的仿真库路径信息。这些信息都在刚才编译好的仿真库目录...
采用Vivado 配置xilinx GTX的SATA设计
从Vivado开始,配置GTX的时候,多了一个SATA协议支持,但有些小地方还<em>需要</em>自己另外<em>设置</em>。整理了一下,分享给大家。nn首先打开Transceivers wizard:nnnn打开页签,线速率和参考时钟选择,在协议里面选择SATA2或者SATA3,<em>设置</em>参考时钟。nnnn选择编码和时钟<em>设置</em>,<em>设置</em>外部数据宽度为32位,内部40bit,8B/10B编码,使能收发缓存,全部使用发送时钟。nnnn打开设...
Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC,对时序收敛的要求更加严格,现在就介绍本人在工程中学习到的各种时序约束技巧。首先强烈推荐阅读官方文档UG903和UG949,这是最重要的参考资料,没有之一。本文将从代码风格,时序修改,工程<em>设置</em>等几个方面介绍本人的实践经验,希望各位FPGAer给出宝贵建议。一些有用的资料:Xilinx官方专家答疑视频:http://webinar.eccn.com/details/20180...
Vivado HLS C/RTL联合仿真时间一直增加,无法自动结束问题
用Vivado HLS做了FIFO仿真,并将端口<em>设置</em>为ap_fifo类型,C仿真没有问题,代码如下:void array_FIFO (int32 *fifo_w ) {n#pragma HLS INTERFACE ap_fifo port=fifo_wn int i;nn for (i=0;i&amp;lt;1024;i++) {n fifo_w[i] = i;n }n}但C/RTL时间<em>一直</em>增加且无法自...
Vivado使用技巧(12):设置DCI与内部参考电压
DCI与内部参考电压nnXilinx FPGA提供了DCI(Digitally Controlled Impedance)技术,包括两个功能:(1).控制驱动器的输出阻抗;(2).为驱动器或发送器添加一个并行端接,在传输线上得到精确的特征阻抗匹配,以提高信号完整性。DCI会主动调整I/O bank内的阻抗,以调整放在VRN和VRP管脚之间的外部精准参考电阻,这样可以补偿由于工艺变化、温度变化和电源...
ZYNQ HLS图像处理加速总结(一)——FPGA硬件部分
以个人的理解,xilinx将HLS(高层次综合)定位于更方便的将复杂算法转化为硬件语言,通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用vhdl实现图像算法,该工具综合出的代码的硬件资源占用可能较多,但并没有相差太大(见论文:基于HLS的 SURF特征提取硬件加速单元设计与实现),而纯人工用硬件描述语言实现一个复杂的图像处理
Testbench编写指南(4)自动化验证方法
自动化<em>验证</em>testbench结果可以减少人工检查的时间和可能犯的失误,尤其对于比较大的设计。目前普遍使用三种自动化testbench<em>验证</em>方法:nnn数据库比较:首先创建一个包含预期输出的数据库文件(称作golden vector文件),然后捕获仿真输出与该文件中的参考向量作比较。但是由于没有提供从输出到输入文件的指针,该方法的缺点是难以追踪导致不正确输出的错误源。n波形比较:将testbench输...
vivado中遇到的错误
(1)nn报错:nn[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xd...
VsCode与Vivado的灵活使用
VsCode与Vivado的灵活使用n引言n​ 现在大二了,在接触硬件描述语言。Vivado自带的编辑器实在很难用,为了能够“极客”一些,当然是去Google了一下有哪些方法可以取而代之。n​ 网络上的答案大同小异,基本上都是用的Sublime Text.(我的学长们也几乎都是) 平时码代码的过程中,我习惯与使用VsCode,尤其是在微软收购GitHub之后,Code 简直就是神器了。于是乎…一个...
FPGA:vivado2018.1编程界面字体大小与颜色修改
此篇文章针对<em>vivado</em>2018.1使用:    先在菜单栏选项找到Tools选项,点击开,选择最下方的settings,点击打开后,可以看到:     打开Text Editor选项卡,其中的Fonts and Colors为字体大小与颜色的修改项,点击进入。    名称(N)后为字体类型选项,可以不用修改。大小(S)为字体大小选项,初始值比较小,建议修改到18。修改的结果可以在Preview中...
Vivado+FPGA学习之第一次上电
背景:我本人没有怎么接触过FPGA,但是这次一上来就被要求做FPGA的工作,实在是让我感到无从下手,前前后后忙活了好几天才第一次上电成功,所以把整个经过整理了一下,以便方面后来人。开发平台:Vivado 2015.2 nFPGA :Xilinx Virtex-7系列芯片一上来就碰到这种高端FPGA芯片,没有什么资料,至于下面的FPGA的板子也是自制的(上面没有按钮,没有数码管,只有2个led灯),
《Xilinx FPGA原理与实践—基于Vivado和Verilog HDL》vivado课程代码
《Xilinx FPGA原理与实践—基于Vivado和Verilog HDL》卢有亮的课程代码
Vivado使用技巧(25):Block Synthesis技术
本系列第22~24篇介绍了Vivado综合技术中的各个方面,这里先概述一下:Vivado综合支持使用多种策略(Strategy)和全局<em>设置</em>(Setting)。在RTL或XDC文件中,可以用综合属性来改写某些<em>设置</em>选项。目前设计越复杂,全局<em>设置</em>方式限制了设计的潜在性能,同一设计中不同层次结构可能在不同<em>设置</em>下才能获得最佳表现。nn针对此问题,一个解决方法便是Out-of-context**(OOC)模式...
关于USB FPGA验证的总结
前段时间接触一个关于USB FPGA<em>验证</em>的工作,将SOC中设计好的USB RTL在FPGA上综合,并设计usb子板完成整个项目,在该项目中整理以下几点遇到的问题:rn1.USBD在板上调试时不能正常执行,现象是产生中断后程序莫名跑飞,原因是在SOC移植到FPGA中调整了架构,中断向量表指向错误的地址空间;rn2.USBD正常运行后,通过子板的接口和PC相连无反应,查询设备管理器看到未知设备,使用U
FPGA学习手册_1_vivado学习篇
在使用<em>vivado</em>的过程中出现自带仿真出不来的情况 n n在官网上查询得到的结论是,电脑版本和所下程序不适配。 n检查了版本问题,两方都是64 版的 n最后决定放弃<em>vivado</em>自带仿真,改对外接器modlesim的操作。 n在modlesim 路劲下建一个新建文件夹lib库,将<em>vivado</em>的器件库导入 nTools—–compile Simulation libraries 路劲更改到新建文件夹下...
FPGA数字信号处理(九)Vivado FFT IP核实现
该篇是FPGA数字信号处理的第9篇,选题为DSP系统中极其常用的FFT运算。上篇介绍了Quartus环境下FFT IP核的使用“FPGA数字信号处理(八)Quartus FFT IP核实现https://blog.csdn.net/<em>fpga</em>designer/article/details/80690345 ”。本文将介绍在Vivado开发环境下使用Xilinx提供的FFT IP核<em>进行</em>FFT运算的设...
FPGA学习之TCL自动化测试脚本
随着<em>fpga</em>的不断学习,使用仿真的次数也逐渐增多,每次都是使用GUI界面,感觉调试很不方便,改下代码又要重新编译再添加波形,大大增加了调试的周期。最近了解了一种新的仿真方式——利用TCL语言<em>进行</em>脚本控制。n   n首先<em>需要</em>了解modelsim仿真的步骤:nn          (1)nGUI控制nn               1.启动ModelSim,建立库nn               2.
擦除已经固化在FPGA中的程序
        在使用Vivado 的SDK<em>进行</em>在线调试时,<em>需要</em>将FPGA的bit文件烧写到FPGA中,但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除掉。下面就是擦除的方法。nn       先打开Vivado,将板卡用JTAG线连接到电脑并打开open target:nnnn        然后点击下一步:nnnn        接着点击下一步:nnnn       点击下一步...
Vivado Xilinx FFT快速傅里叶变换IP核详解
自己阅读XILINX FFT IP核整理的中文文档 快速傅里叶变换v9.0 IP核指南 ——Vivado设计套件 介绍:Xilinx FFT IP核是一种计算DFT的有效方式。 特点:•前向变换(FFT)和反向变换(IFFT)在复数空间,并且可以在运行的同时<em>进行</em>选择配置 •变换点数范围:N=2^m,m=3~16 •数据精度范围:b_x=8~34 •相位精度范围:b_w=8~34 •算术处理方式:不放缩(全精度)定点 放缩定点 块浮点 •输入数据定点数类型和浮点数类型 •舍入或者截尾 •数据和相位存储:块RAM和分布式RAM •运行时可配置变换点数 •放缩定点时放缩方案在运行时可实时配置 •输出数据顺序:自然顺序和比特或字节反转顺序 •数字通信系统应用中插入CP选项 •四种传输方式:流水线 基四突发型 基二突发型 简化基二突发型 •输入输出都由AXI4-Stream协议控制 •丰富的状态接口(eventsignals) •可选择实时和非实时模式 •优化选项:复数乘法器模式 蝶形运算结构 •多通道同时<em>进行</em>变换运算:通道数范围1~12
Vivado(2017.1)中 除法 IP核的配置与使用
添加除法 IP核的方法和之前的BRAM方法相同,在IP Catalog → Math Functions → Divider Generator。nnnn其中常用的关键选项配置解释如下:nn        Algorithm Type:选择不同的算法模式,其中Radix2为常用的模式,LutMult当时数较小的时候使用,High Radix是当数很大的时候使用。常用的是Radix2,此处也是选择的...
FPGA之verilog学习第一天(时分秒数字时钟)
module data_clockrn(rninput i_sys_clk,rninput i_sys_rstn,rnoutput [3:0] shi,rnoutput [5:0]fen,rnoutput [5:0] miaorn);rnrnrn//miao cnt;rnreg [5:0] miao_cnt;rnalways@(posedge i_sys_clk or negedge i_sys_
常见开发板在vivado上的开发工程
常见开发板在<em>vivado</em>上的开发工程,<em>需要</em>自己解压程序,该压缩包包含很多常用开发板的<em>vivado</em>例程,没有说明文档,只是工程。
FPGA数字信号处理(十九)Vivado CIC IP核实现
该篇是FPGA数字信号处理的第19篇,题接上篇,本文详细介绍使用Vivado自带的CIC IP核<em>进行</em>设计的方法。关于单级CIC滤波器、多级CIC滤波器的Verilog HDL设计以及Quartus中CIC IP核的使用方法可以参考前面的文章。nnnnIP核概述nn nXilinx的CIC IP核属于收费IP,但是不<em>需要</em>像 Quartus那样通过修改license文件来破解。如果是个人学习,现在网络...
rickyyu学FPGA——ISE安装,仿真器驱动不识别的问题
问题:ISE Design Suite 14.5在win7 x64位系统下安装完以后,接入仿真器驱动不识别的问题分析现象描述:我安装软件的时候,软件安装在非C盘下,可能是路径改动造成了接入仿真器驱动不识别(提示驱动安装失败)。导致无法通过仿真器调试程序。问过身边的同事,在采用默认的安装路径下,x86和x64的win7系统都能正确自动安装完驱动,未出现我这种情况。解决方法:如果驱动安装失败,可以尝试...
Vivado使用技巧(7):仿真功能概述
仿真是FPGA开发中常用的功能,通过给设计注入激励和观察输出结果,<em>验证</em>设计的功能和时序是否满足设计要求;Vivado设计套件支持如下仿真工具:Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl;nnVivado的仿真流程如下图所示:nn                                             ...
vivado波形仿真中运行时间的设置以及时长的测量方法
运行时间<em>设置</em>n在窗口的最上方的三个按钮,如下图所示nn时间测量n鼠标左键单击起点位置,然后按住Shift再点击下一位置即可在下方看到时间宽度nnn
FPGA工程清理的windows文件
FPGA工程清理的windows文件做<em>fpga</em>仿真的时候我们应该都能知道经过仿真后工程文件夹会多出很多缓存, n n像一些再大点的工程,调试成功后会有更多的缓存,尤其是仿真时产生的波形占用,博主自己写过一个串口校验的工程,但是经过大量仿真调试后,整个工程文件达到50M,但实际代码和Quartus文件没多大.如何清理这些占用而又不影响工程打开呢直接看文件….因为windows批处理我也不懂…这是别人分
Vivado+FPGA:如何使用Debug Cores(ILA)在线调试
在Vivado下在线调试是利用ILA<em>进行</em>的,Xilinx官方给出了一个视频,演示了如何使用Vivado的debug cores,下面我根据这个官方视频的截图的来演示一下:n官方的视频使用的软件版本为2012.2,不过在2015.3下也是差不多的。nnn第一步:标记<em>需要</em>debug的信号 n例如:nVHDL:attribute mark_debug of sineSel  :  signa
记录错误:vivado计数器一直X态(clkreset 和 datareset )
记录错误:<em>vivado</em>计数器<em>一直</em>X态n错误代码:nalways @ (posedge clk )beginnif (reset)beginnclk_div2&lt;=1’b0;nend else beginnclk_div2&lt;= ~clk_div2;nendnendnalways @(posedge clk_div2) beginnif(reset ==1)beginnwrite_addr&...
【西西学FPGA】Ubuntu环境下的Vivado使用及petalinux总结
//======叨叨叨rn1.用的red hat 企业版的linux,装了<em>vivado</em>,不知道什么地方没<em>设置</em>好直接输入<em>vivado</em>不响应,只能通过GUI界面打开。服务器果然好用到飞起,编译一下超级快就结束了。rn2.公司电脑配置i5,4G内存,500G硬盘。仅作为办公使用。我试了一下装虚拟机,用虚拟机打开4g内存的ubuntu系统,然后电脑整个挂掉了。rn//======petalinux的安装r
IC、FPGA验证学习
----------------------------------入门学习-------------------------rn一、 学习数电,掌握数电中的一些基本概念(特别是要学会看时序图)rn二、 查找资料,了解FPGA的一些基本结构和用途以及发展方向rn三、 学习Verilog语言,掌握一些基本的语法,最好是能够根据时序图或者原理编写代码实现其功能。期间还要学会FPGA的开发流程,ISE或
Vivado使用技巧(1):综合策略与设置的选择
综合(Synthesis)是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具,支持System Verilog 2012、Verilog 2005、VHDL 2008、混合语言中的可综合子集,以及XDC设计约束文件(基于工业标准的SDC文件),此外还支持RTL属性来控制综合细节.nn综合<em>设置</em>选项nn在Flow Navigator中点...
FPGA-Modelsim仿真不出来波形可能的原因
今天算是涨了教训,代码写完了,仿真波形就是不出来,捣鼓了一晚上,最后发现是一段代码的问题,如下。reg [7:0]Data;nalways Data='0'+Time;这里是想实现Data能随Time的变化而变化,实现assing类似的效果,但这样的写法应该是错误的,因为书上并没有这样的写法,并且正因为这个,导致Modelsim仿真波形不能出来,至于为啥,我才学,不知道,只能说这是血与泪换来的教训吧
TimingDesigner使用——简介
简介n 概述n n本手册是对TimingDesigner Version 9.25 Quick Start Training Guide 的补充,并且使用TimingDesigner User’s Guide 作为参考教程。通过本次培训,用户将能更好的使用TimingDesigner。nn本教程包含几个实验,每个实验有一些关于工具使用的详细描述。这些实验讲授使用TD创建一个时序图,也讲了超出教...
Tomcat 管理时需要登录信息验证
1、在C:\apache-tomcat-9.0.0.M4\conf\tomcat-users.xml文件中添加以下内容即可rn      rn      rn注:上面两行内容添加到中rn       username,password自己随便填写rnC:\apache-tomcat-9.0.0.M4\conf为我电脑上的tomcat解压目录rn一定要保证给关键字名称的拼写正确性,由于passwor
VIVADO中WNS,WHS,TNS,THS含义
最近在推进项目进度,由于数据总线宽度达到1024位(K7还是厉害),使用VIVADO过程中时序<em>警告</em>特别大。所以关注了一下时序<em>警告</em>的具体含义。nnnn运行“report_<em>timing</em>”或“report_<em>timing</em>_summary”命令后,会注意到 WNS、TNS、WHS 和 THS。nnWNS 代表最差负时序裕量 (Worst Negative Slack)nnTNS 代表总的负时序裕量 (Tot...
FPGA实现sobel图像边缘检测,VGA显示
Verilog实现sobel图像边缘检测,并利用VGA<em>显示</em>,各模块均生成了bdf模块搭建在顶层文件中,直观方便,值得学习
使用Vivado将bit文件下载到Target Device是出错
com.xilinx.sdk.targetmanager.TMException: Connection to Board Failednn    Failed to connect to Xilinx hw_server at TCP:127.0.0.1:3121n.    Check ifn     1. the hw_server is running and corr
vivado 覆盖ip核生成的xdc约束
http://bbs.elecfans.com/jishu_1681130_1_1.htmlnn使用PCIE等IP时,IP核例化生成的文件中包含了xdc以固定引脚分配,该xdc是read only的,但还是有办法修改,麻烦一些而已。Vivado默认使用此xdc文件,因此用户在综合后重新设定引脚绑定后,生成的用户xdc与ip xdc冲突,用户的约束不管用。解决此问题的方法是,在xdc下面的用户位置约...
验证DDS输出
1、配置DDS的IPnn<em>设置</em>输出位宽和相位位宽,时钟<em>设置</em>为100MHz。nnnn<em>设置</em>为streamnnnn默认nnnnnn2、添加仿真tbnnn`timescale 1ns / 100psnnmodule AA_tb(nn );n nreg clk;nreg rst_n;nninitialnbeginn #0 clk = 1'b0;n #2 rst_n = 1...
FPGA vivado系统集成操作
本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。nn本文档重点探讨<em>vivado</em>软件的使用。nn完成此过程可以参阅的文档有nnUG892: Design Flows Overview 设计流程概览nnUG895:System-Level Design Entry 系统级设计入门nnUG895:Using the Vivad...
xilinx-02-Vivado Design_Flow
<em>vivado</em>用于xilinx <em>fpga</em>的设计和<em>验证</em>,详细介绍<em>vivado</em>的设计开发流程
Vivado使用技巧(31):时钟的约束方法
时钟的基础知识rn数字设计中,“时钟”表示在寄存器间可靠地传输数据所需的参考时间。Vivado的时序引擎通过时钟特征来计算时序路径需求,通过计算裕量(Slack)的方法报告设计时序空余。时钟必须有合适的定义,包含如下特性:rnrn定义时钟树的驱动管脚或端口,通常称作根或源点。rn通过周期和波形属性来描述时钟边沿。rn周期(period)以ns为单位<em>进行</em>设定,与波形重复率相关。rn波形(waveform)以列表...
FPGA开发:编辑工具——Notepad++、Gvim
FPGA下的编辑工具,我用的是GVIM、NOTEPAD++
数字ASIC设计概要:时序约束(Timing)简介
n n &amp;#13;n 数字设计中,时序是最基本,也是最重要的概念。&amp;#13;n基本概念&amp;#13;n我们所说的数字设计多数时候都是指的同步逻辑。所谓同步逻辑,是说所有的时序逻辑都在时钟信号的控制下完成。这很像是大合唱,有很多的人参与,大家都根据同一个节拍来控制节奏,保持整齐。时钟信号就是那个节拍。其实很多地方都<em>需要</em>有一个节拍来协调系统的各个部分。比如工厂里的一条流水线。&amp;#13;n流水线...
FPGA工程建立和自带仿真ISim仿真教程
FPGA工程建立和自带仿真ISim仿真教程n目前是使用spartan6的开发板结合chipscope<em>进行</em>代码编写和仿真,结果在一个小模块的仿真时<em>需要</em>用到ISim<em>进行</em>功能仿真,竟然发现已经不太会写testbench了,尴尬。。。决定摸索一番,顺便写下这篇文章。 n 用一个小例子结合起来介绍: n 功能描述:设计一个可以自行设定初始值的计数器cnt(一般从0开始计数),不<em>需要</em>硬件复位,采用模块内部软件信
Vivado使用技巧(19):使用Vivado Simulator
Vivado Simulator基本操作nnVivado Simulator是一款硬件描述语言事件驱动的仿真器,支持功能仿真和时序仿真,支持VHDL、Verilog、SystemVerilog和混合语言仿真。点击运行仿真后,工具栏中<em>显示</em>了控制仿真过程的常用功能按钮: n n这些控制功能依次是:nnnRestart:从0时刻开始重新运行仿真;nRun All:运行仿真<em>一直</em>到处理完所有event或遇...
FPGA设计——按键去抖
按键的去抖,是指按键在闭合或者松开的瞬间伴随一连串的抖动,这样的抖动将直接影响设计系统的稳定性,降低相应的灵敏度。因此,必须对抖动<em>进行</em>处理,及消除抖动的影响。在实际工程中有很多消抖的方案,如RS触发器消抖,电容充放电消抖,软件消抖。本章利用FPGA内部来设计消抖,即采用软件消抖。nn按键的机械特性,决定着按键的抖动时间,一般抖动时间在5ms~10ms。消抖,也意味着,每次在按键闭合或者松开期间,跳...
FPGA基础知识(十)DMA与AXI4总线
背景:FPGA的系统搭建中必定出现DMA和AXI总线的相关内容。nn目的:介绍DMA与AXI总线的相关知识,以便理解与应用。nn目录nn一、三种类型的AXI总线nn 二、不同类型的DMAnn2.1 GPIOnn2.2 PL general purpose AXInn2.3 GP AXI utlilizing PS DMACnn 2.4 High performance w/DMAnn 2.5 AC...
FPGA综合系统设计(三):贪吃蛇游戏(键盘+VGA)
“FPGA综合系统设计”是博主新开的一个系列,主要讲述在设计一个完整的系统时采用的方法。博主计划在后面有时间的时候再开一个“FPGA基础设计”的系列,专门讲述FPGA设计一些单独模块的方法,如IIC协议、SPI协议、DDR读写等。 n本文是综合系统设计的第一篇,选择的题材是“贪吃蛇游戏”,使用键盘上的WASD键控制小蛇运动,VGA<em>显示</em>屏<em>显示</em>游戏状况和游戏分数。环境与设备  Vivado 2017.1
读写FPGA定制的RAM中的数据
此程序时先在FPGA中定制一个RAM,然后单片机控制时序,先将数据写进去,然后读出来,<em>验证</em>数据是否是对的。
FPGA数字信号处理(五)Vivado FIR IP核实现
该篇是FPGA数字信号处理的第五篇,选题为DSP系统中极其常用的FIR滤波器。本文将在前三篇的基础上,继续介绍在Vivado开发环境下使用Xilinx提供的FIR IP核<em>进行</em>FIR滤波器的设计。nn1.“FPGA数字信号处理(二)并行FIR滤波器Verilog设计” https://blog.csdn.net/<em>fpga</em>designer/article/details/80594627 n2.“F...
(电工基地笔记)Vivado固化至SPI Flash
如果从头开始做SPI Flash固化是有一些麻烦的,要在完成综合之后,打开rnsynthesized Designrn(图)rn rnrn(图)rn rn rn然后在synthesized Design打开状态下,选择Tools->Edit Device Properties编辑器件属性rn(图)rn rn rn我们这个FPGA有16MFlash,是Master SPIx1,大家有兴趣可以看一下X
【FPGA】【Verilog】【基础模块】“阻塞”与非阻塞”的对比
module blocking(clk,a,b,c);n output [3:0] b,c;n input [3:0] a;n input clk;n n reg [3:0] b,c;n n always @(posedge clk)n beginn b = a;n c = b;n $display(&quot;Blcoking : a = %d ,b = %d, c = %d.&quot; ,a,b,...
Vivado开发流程简介(FPGA)(硬件设计)
前言:系统环境windows7 +Vivado2016.1.1、启动Vivado: 2、选择Create New Project: 3、指定工程名字和工程存放目录: 4、选择RTL Project:5、选择FPGA设备:6、工程创建完成后:7、开始编写verilog代码:(1)点击Add Sources按钮: (2)选择add or create design sources按钮,即添加设计文件:...
Vivado的XPM在modelism中仿真时例化failed的问题。
写下第一篇技术blog,学习以及记录。nn1. 问题nnRT,工程中使用URAM,通过XPM的方式例化完成,仿真时问题来了,遇到如下图所示的错误:nnnn找不到该模块,是因为已经编译添加的xilinxIP库文件中没有这玩意儿。nn2. 解决方法nn于是搜索xilinx/<em>vivado</em>/data/ip目录:nnnn找到了xpm_memory.sv,添加这个文件到work library下面,使用mod...
【FPGA】Vivado仿真时候如何看子模块的变量值
<em>设置</em>Simulation Settingsnnnn把log_all_signals选上,点击OKnnnnnn由于我使用的是Vivado和Modelsim联合仿真(这样比较快,如何配置可见https://blog.csdn.net/LiangYongxin/article/details/89743501)nnnn结果:nnn...
静态时序分析概述
静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的<em>验证</em>依赖于仿真,采用仿真的方法,覆盖率跟所施加的激励有关,有些时序违例会被忽略。此外,仿真方法效率非常的低,会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。它不<em>需要</em>激励向量,可以报出芯片中所有的时序违例,并且速度很快。rn    通过静态时序分析,可以检查设计中的关键路径分布;检查电路中的路径延时是否会导致setup
(电工基地笔记)介绍用Vivado制作FPGA工程
1.今天做一个秒表实例,介绍用Vivado制作FPGA工程rn2.使用两个按键key0(秒表驱动、暂停)、key1rn下面演示Vivado操作过程rn1.create project(图)rn rn2. 一般来说都会选择它(图)rn rn3.不选择源文件(图)rn rn4.选择芯片(我们用的是xc7a35tftg256-1)也可以用过滤器选择芯片(图)rnrnrn5.单击完成,我们的工程就创建完了
Xilinx FIFO 仿真总结
 这篇文章的起因是想用FIFO去解决异步时钟源的问题。因为想用Spartan-6去从图像传感器采集图像,所以想直接用pclk做为FIFO的写时钟,传感器的行同步信号HS作为FIFO写是能输入,这样可以省去好多coding的工作。然而,事情往往不会那么顺利,我发现pclk的时钟是只有在有数据的时候才会从传感器输出,当传感器不输出数据时,pclk也就不会跳动了。具体时序可参考仿真图的wr_clk. X...
FPGA实现VGA显示(四)——————读取ROM显示彩色图片(a)
这里只介绍模块思路,ROM的生成和<em>设置</em>等等其他问题,会单独开一篇总结。先放图看结果nnnn准备阶段nn首先用到这两个软件第一个用来解码,将图片中的每一个像素点用16进制表示,第二个用来转换图片。因为图片太大的话,资源太小,就不能<em>显示</em>。nn用第二个软件修改图片的长度宽度,用第一个软件生成.coe文件。nnnn然后,会生成一个这个在桌面。然后生成ip就可以了。nn这里的100是图片的宽,然后92 是图...
Vivado使用指南之:三、如何设置VIVADO压缩BIT文件
    在调试VIVADO 过程中,由于生成的BIT文件过大,而我使用的FLASH又是32MBIT的,出现了FLASH过小,无法烧录的情况。网上搜索到的方法都是说“generate progamming file下会有一个属性,进去了在-g compress后面打勾”,但是我使用的是VIVADO2017.2,该版本根本找不到这个选项。于是只能自己慢慢摸索,终于,找到了两种方法:1:set_prop...
Vivado使用技巧(5):属性编辑器的使用
在选中文件、单元、设计或I/O时,属性窗口(Properites)中都会<em>显示</em>相关属性。修改单个文件的属性时直接在该属性窗口中修改即可,但当我们<em>需要</em>批量修改多个对象的属性时,就<em>需要</em>借助属性编辑器(Property Editor)。nnnnnn启动属性编辑器nn点击Tools-&amp;amp;gt;Property Editor打开属性编辑器,打开时为空白。选中<em>需要</em>编辑属性的对象(如Sources窗口、NetLis...
JS截屏控件下载
新颖网络截屏插件是一款能够非常方便的将屏幕截屏图片发送到WEB服务器中的轻量级ActiveX控件,它可以非常方便的集成到您的博客,BBS,论坛,OA,或电子商务网站中,带给用户前所未有的用户体验。 同时新颖网络提供了ASP.NET(C#)和PHP的开发文档,和完善的ActiveX接口,您可以非常容易的使用和进行二次开发。最新版本的截屏控件极大的优化了图片数据传输的效率,可以帮助用户节省约40%的上传时间。 相信新颖网络WEB截屏控件能够帮助您赢得市场。 产品特点如下: 1. 基于标准HTTP协议。 2. 支持Jpg图片格式。 3. 一流的用户体验,操作方便。 4. 增加截屏图片编辑器。可任意 相关下载链接:[url=//download.csdn.net/download/wokofoxp/4160989?utm_source=bbsseo]//download.csdn.net/download/wokofoxp/4160989?utm_source=bbsseo[/url]
SDH自愈环保护方式选择下载
本文指出,SDH自愈环的设计宜根据业务分布模式是集中型和均匀型来选择通道保护和复用段共享保护,STM-1和STM-4宜选用通道保护。本文将业务分布模式分为两类:环内所有通道都指向一个或两个节点称集中型,环内业务的起点和终点的分布量呈分散状,称为分散型。指出对于集中业务,两种保护方式可提供的最大通道数相等,此时选通道保护则使系统简单。对于分散分布的业务,复用段共享保护可提供更多的通道,但引入K字节通讯增加了系统复杂性,且增长了倒换时间。 相关下载链接:[url=//download.csdn.net/download/lwg_618/2121137?utm_source=bbsseo]//download.csdn.net/download/lwg_618/2121137?utm_source=bbsseo[/url]
Runtime 破解(Engine 9.3.ecp)下载
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