Error (10170): Verilog HDL syntax error at myclock.v(157) near text "always"; e

[云δ∮]

求大家看看这个Quartus2文件哪出错了？（数电实验急）always @(posedge clk_25khz)begin if(scan_led_com<7) scan_led_com = scan_led_com + 1; else scan_led_com = 0; end always@(posedge clk_25khz)//2.5KHz begin case(scan_led_com) 3'b000 :shuju= shi2; 3'b001 :shuju= shi1; 3'b010 :shuju= fen2; 3'b011 :shuju= fen1; 3'b100 :shuju= miao2; 3'b101 :shuju= miao1; default : shuju=4'b0000; endcase case(scan_led_com) //循环扫描8个LED，共阳极 3'b000: seg_com=8'b00000001; 3'b001: seg_com=8'b00000010; 3'b010: seg_com=8'b00000100; 3'b011: seg_com=8'b00001000; 3'b100: seg_com=8'b00010000; 3'b101: seg_com=8'b00100000; 3'b110: seg_com=8'b01000000; 3'b111: seg_com=8'b10000000; default: seg_com=8'b00000000;endcasecase(shuju) //显示译码，点亮pgfedcba段，低电平有效 4'b0000:seg_data=8'b11000000;//0 4'b0001:seg_data=8'b11111001;//1 4'b0010:seg_data=8'b10100100;//2 4'b0011:seg_data=8'b10110000;//3 4'b0100:seg_data=8'b10011001;//4 4'b0101:seg_data=8'b10010010;//5 4'b0110:seg_data=8'b10000010;//6 4'b0111:seg_data=8'b11111000;//7 4'b1000:seg_data=8'b10000000;//8 4'b1001:seg_data=8'b10010000;//9 default: seg_data=8'b11111111; endcase endendmodule