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分享DDR3读取时DQS与DQ的采样时序
对DDR3来说，DQS与DQ的关系具体是怎样的？写是中间对齐，读是边沿对齐。这只是在说从波形上区分读写的方法吗？
无论读写，都是在DQS和DQS#的交差点采样数据的吗？如果是的话，写的时候，DQS和DQ一起从CPU发送至DDR，但是作为同步信号，为什么DQS和DQ存在一定的延迟？真的存在CPU内部的制御，为了保证足够的建立时间，会提前1/4周期发送DQ，促使DQS与DQS#的交差点和DQ的中间稳定电平对齐，从而使得在DQS与DQS#的交差点采样到稳定的DQ电平吗？但是当DDR侧发送数据至CPU的时候，DQS与DQS#的交差点和DQ的边沿对齐，那如果是在DQS和DQS#的交差点采样数据的话，CPU怎么能读取到稳定正确的数据呐？看时序的话，感觉采样到的都是中间电平啊？请大神指导一下啊
无论读写，都是在DQS和DQS#的交差点采样数据的吗？如果是的话，写的时候，DQS和DQ一起从CPU发送至DDR，但是作为同步信号，为什么DQS和DQ存在一定的延迟？真的存在CPU内部的制御，为了保证足够的建立时间，会提前1/4周期发送DQ，促使DQS与DQS#的交差点和DQ的中间稳定电平对齐，从而使得在DQS与DQS#的交差点采样到稳定的DQ电平吗？但是当DDR侧发送数据至CPU的时候，DQS与DQS#的交差点和DQ的边沿对齐，那如果是在DQS和DQS#的交差点采样数据的话，CPU怎么能读取到稳定正确的数据呐？看时序的话，感觉采样到的都是中间电平啊？请大神指导一下啊
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jimmy_bobo 2019-06-11
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DDR颗粒内部：
1. 写是靠DQS去采样DQ的，所以DQS的边沿在DQ中间是最好的时序。
2. 读的DQS是提供给DDR PHY来采样DQ的，通常DDR PHY会delay一定tap的DQS，然后再用来采样DQ
