ise是否支持k7板子做ddr工程？

[三π]

使用的是bank32，bank33的管脚作ddr和mig核连接的管脚，ddr使用电平1.35v，建立IP选择也是1.35，加上简单的mig驱动程序，顶部就绑定了一个时钟管脚，编译时综合过了，在第二步的map报错，说管脚电平不兼容。（这工程代码在vivado上验证过，能跑通，就相当于把工程在ise上重新建一次），

错误 关于ip里绑定的引脚都报这种错，从没有用过LVCMOS18. ，这个电平从哪里来？
ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<0>.
The use of input pin DCITERMDISABLE is not compatible with IO standard
LVCMOS18.
ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<9>.
The use of input pin IBUFDISABLE is not compatible with IO standard LVCMOS18.

ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<9>.
The use of input pin DCITERMDISABLE is not compatible with IO standard
LVCMOS18.

[ydwr_cs]

太久没用过ISE了。你查查ISE里是不是DDR IP的电平约束需要用户自己创建，而不是像vivado那样自动生成电平约束啊

[三π]

ISE的mig核创建和vivado是一样的，也是绑定过引脚，在下面验证一下就自动生成电平标准了，看了一下是正确的，也没有出现lvcmos18电平标准