Verilog HDL串并转换器置位信号问题

维之奈何 2019-06-24 11:03:03

我现有一个串并转换器模块，目的是把一个数据线上的单端串行数据转换为并行数据。
现在的问题是：由于硬件电路上只有一根数据输入线而没有其他控制线，我怎么能够在这一根线上既能实现置位又能实现数据传输呢？

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