求用Intel FPGA cyclone IV设计的SRIO接口实例 [问题点数:20分]

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Memory Blocks in Cyclone IV Devices Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1 Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3 Parity Bit Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3 Byte Enable Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3 Packed Mode Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–4 Address Clock Enable Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–5 Mixed-Width Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–6 Asynchronous Clear . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–7 Memory Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–7 Single-Port Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–8 Simple Dual-Port Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–9<em>iv</em> Contents Cyclone IV Device Handbook, February 2013 Altera Corporation Volume 1 True Dual-Port Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–11 Shift Register Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–12 ROM Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–13 FIFO Buffer Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–13 Clocking Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–14 Independent Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–14 Input or Output Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–14 Read or Write Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–15 Single-Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–15 Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–15 Read-During-Write Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–15 Same-Port Read-During-Write Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–16 Mixed-Port Read-During-Write Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–16 Conflict Resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–17 Power-Up Conditions and Memory Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–18 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–18 Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–18 Chapter 4. Embedded Multipliers in Cyclone IV Devices Embedded Multiplier Block Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–2 Input Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–3 Multiplier Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–3 Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–4 Operational Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–4 18-Bit Multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–5 9-Bit Multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–6 Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–7 Chapter 5. Clock Networks and PLLs in Cyclone IV Devices Clock Networks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–1 GCLK Network . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–2 Clock Control Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–10 GCLK Network Clock Source Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–12 GCLK Network Power Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–16 clkena Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–17 PLLs in Cyclone IV Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–18 Cyclone IV PLL Hardware Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–20 External Clock Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–22 Clock Feedback Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–23 Source-Synchronous Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–23 No Compensation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–24 Normal Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–24 Zero Delay Buffer Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–25 Deterministic Latency Compensation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–26 Hardware Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–26 Clock Multiplication and D<em>iv</em>ision . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–26 Post-Scale Counter Cascading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–27 Programmable Duty Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–27 PLL Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–27 Clock Switchover . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–28 Automatic Clock Switchover . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–28 Manual Override . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–29Contents v February 2013 Altera Corporation Cyclone IV Device Handbook, Volume 1 Manual Clock Switchover . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–30 Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–30 Programmable Bandwidth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–32 Phase Shift Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–32 PLL Cascading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–33 PLL Reconfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–34 PLL Reconfiguration Hardware Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–34 Post-Scale Counters (C0 to C4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–36 Scan Chain Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–37 Charge Pump and Loop Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–38 Bypassing a PLL Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–39 Dynamic Phase Shifting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–39 Spread-Spectrum Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–41 PLL Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–41 Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–42 Section II. I/O Interfaces Chapter 6. I/O Features in Cyclone IV Devices Cyclone IV I/O Elements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–2 I/O Element Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–3 Programmable Current Strength . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–3 Slew Rate Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–4 Open-Drain Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–4 Bus Hold . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–4 Programmable Pull-Up Resistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–5 Programmable Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–5 PCI-Clamp Diode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–6 OCT Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–6 On-Chip Series Termination with Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–8 On-Chip Series Termination Without Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–10 I/O Standards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–11 Termination Scheme for I/O Standards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–13 Voltage-Referenced I/O Standard Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–14 Differential I/O Standard Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–15 I/O Banks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–16 High-Speed Differential Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–22 External Memory Interfacing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–23 Pad Placement and DC Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–23 Pad Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–23 DC Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–23 Clock Pins Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–23 High-Speed I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–24 High-Speed I/O Standards Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–28 High Speed Serial Interface (HSSI) Input Reference Clock Support . . . . . . . . . . . . . . . . . . . . . . . . . 6–28 LVDS I/O Standard Support in Cyclone IV Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–29 Designing with LVDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–30 BLVDS I/O Standard Support in Cyclone IV Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–30 Designing with BLVDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–31 RSDS, Mini-LVDS, and PPDS I/O Standard Support in Cyclone IV Devices . . . . . . . . . . . . . . . . . . 6–32 Designing with RSDS, Mini-LVDS, and PPDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–32 LVPECL I/O Support in Cyclone IV Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–34 Differential SSTL I/O Standard Support in Cyclone IV Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–35
Quartus II与ModelSim学习笔记(四)——Cyclone IV
 Cyclone IV
Cyclone IV 器件手册及配置资料全中文
Cyclone IV 器件手册及配置资料全中文
altera cyclone iv 元件库 protel99 se
altera <em>cyclone</em> <em>iv</em> 的 protel99 se 元件库,网上找不到,我下载库文件转换成protel se的 希望对念旧的筒子们有用。
SRIO设计与应用
SRIO<em>接口</em><em>设计</em>,<em>srio</em> SWITCH的电路<em>设计</em>,SRIO网络路由配置及<em>接口</em>的使用方法
Cyclone IV 器件中的 IO 特性
Cyclone IV 器件中的 IO 特性描述了FPGA<em>设计</em>过程中的IO口的使用
Altera, Cyclone IV 系列封装+原理图
封装,原理图,Altera,E和GX系列都有,很全很标准,值得你拥有!
cyclone IV device family pin connection guidelines
altera公司的<em>cyclone</em>IV的引脚说明和<em>设计</em>指导书,对<em>cyclone</em>IV的外围电路<em>设计</em>很有帮助。
Cyclone IV器件的逻辑单元和逻辑阵
Cyclone IV器件的逻辑单元和逻辑阵
Altera Cyclone系列FPGA之引脚分配
学习FPGA初期的一些笔记,本文介绍了常见的几种引脚分配方式
Altera FPGA封装库Cyclone系列
本文档是 Altium designer 的Cyclone封装库,有Cyclone1,2.3三个系列的集成库,包含原理图库和PCB库
基于FPGA的PCI接口设计
使用FPGA<em>设计</em>PCI方法的详细过程,包括了FPGA最小系统的<em>设计</em>及SOPC开发技术
Altera FPGA/CPLD设计 实例
自己买的人民邮电出版社出版的Altera FPGA/CPLD<em>设计</em>基础篇 内附光盘中的<em>实例</em> 对初学者可能有用
【FPGA】SRIO IP核的三层协议的作用?
SRIO这种高速串口复杂就复杂在它的协议上,三层协议:逻辑层,传输层以及物理层。 数据手册会说这三层协议是干什么的呢?也就是分工(【FPGA】SRIO IP核系统总览以及端口介绍(一)(User Interfaces 之 I/O Port)): 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务(transaction)所必需的信息。 传输层提供数据包从端点移动到端点所需的路由信息。 ...
FPGA与DSP之间SRIO传输问题
ti/pdk_c6678/***<em>srio</em>
SRIO总线技术研究及其FPGA实现
一本介绍<em>srio</em>的pdf。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
intel fpga opencl 编程指南
<em>intel</em> <em>fpga</em> opencl 编程指南 The Intel® FPGA SDK for OpenCL™ Programming Guide provides descriptions, recommendations and usage information on the Intel Software Development Kit (SDK) for OpenCL compiler and tools. The Intel FPGA SDK for OpenCL1 is an OpenCL2-based heterogeneous parallel programming environment for Intel FPGA products.
SRIO学习(四)——SRIO管脚
SRIO Functional Description SRIO管脚 【SRIO管脚部分官方文档给的信息较少,只有一个表格,不过笔者会对表格里的描述进行详细解析】 SRIO设备管脚是基于Current-Mode Logic (CML)【电流模式逻辑】的高速差分信号,传输和接收信号的缓存自身都包含有时钟恢复区域。参考时钟输入是不纳入SerDes宏的,参考时钟使用的是差分缓存输入的,
SRIO学习(二)——SRIO结构
SRIO结构【写在前面:在学习SRIO后续知识时发现有很多概念很难理解,查资料发现我对SRIO构架那部分学习太过敷衍,特此用一篇博文来学习交流一下SRIO构架。】RapidIO层次构建SRIO模块由三层构建而成。逻辑层 确定终端处理传输的协议,包括包的格式。传输层 定义了在系统中正确路由信息包的寻址方案。物理层 包含设备级的<em>接口</em>信息,如电气特性、错误管理数据和基本的流量控制数据。传输层与逻辑层和物理
cyclone 3D物理引擎 实例 源码
基于 open gl 的开元 3d 物理引擎 附带源码 <em>实例</em>
求一个接口实例
刚学了<em>接口</em>,可还是不太理解两个类是如何通过<em>接口</em>通讯的,请各位高手指点迷津,最好能写一个<em>实例</em>,书上的理论太多了,没有相应<em>实例</em>,不好理解。。。
SRIO学习(三)——SRIO包
SRIO Functional Description SRIO包 在讲SRIO包之前,有必要了解一下SRIO的构造层次。 SRIO分为三个层次,分别是逻辑层,传输层和物理层。 逻辑层 确定终端处理传输的协议,包括包的格式。 传输层 定义了在系统中正确路由信息包的寻址方案。 物理层 包含设备级的<em>接口</em>信息,如电气特性、错误管理数据和基本的流量控制数据。 传输层与逻辑层和物理层是上下
Cyclone II系列FPGA配置手册 .pdf
Cyclone II系列FPGA开发硬件工程师必备手册
altera fpga cyclone ii学习资料
本人收集的altera <em>fpga</em> <em>cyclone</em> ii学习资料,很有用
在高清LCDHDTV中使用Cyclone lll的FPGA
在高清LCDHDTV中使用Cyclone lll的FPGA,ALTERA官方网站的白皮书,极其有用
DE0 Altera Cyclone III FPGA 实验板
ALTERA FPGA DE0 实验板,包括数据手册、 例程 、原理图、使用手册、实验板测试软件。
altera公司cyclone fpga管脚分配
altera公司<em>fpga</em>芯片<em>cyclone</em>的管脚分配
Protel99库_ALTERA Cyclone II FPGA
ALTERA Cyclone II FPGA的Protel99库
Cyclone FPGA Series Package & I/O Matrix
Cyclone FPGA Series Package & I/O Matrix
Altera Cyclone II FPGA的几种代码配置
Altera Cyclone II FPGA的几种代码配置
Cyclone 2 几种不同的FPGA区别
Cyclone 2 几种不同的FPGA区别 区别与联系
ALTERA公司cyclone系列FPGA EP2C20 数据手册
详细叙述了ALTERA公司<em>cyclone</em>系列FPGA EP2C20的使用方法和注意事项,有清晰的各引脚说明,ALTERA公司<em>cyclone</em>系列FPGA 开发必备。
Protel99库_ALTERA Cyclone III FPGA
ALTERA Cyclone III FPGA 的Protel99库
Cyclone III FPGA Starter Kit v8.0.0
ALTERA Cyclone III FPGA Starter Kit v8.0.0 Software
Cyclone II FPGA系列简介(备忘)
Altera? Cyclone? II 采用全铜层、低K值、1.2伏SRAM工艺<em>设计</em>,裸片尺寸被尽可能最小的优化。采用300毫米晶圆,以TSMC成功的90nm工艺技术为基础,Cyclone II 器件提供了4,608到68,416个逻辑单元(LE),并具有一整套最佳的功能,包括嵌入式18比特x18比特乘法器、专用外部存储器<em>接口</em>电路、4kbit嵌入式存储器块、锁相环(PLL)和高速差分I/O能力。C...
Cyclone V GX FPGA:收发器简介
低成本收发器的开发各有不同。借助 Altera Cyclone® V FPGA 系列的灵活性,您可以全面利用所有收发器资源,在体积更小、成本更低的器件中实现<em>设计</em>。Cyclone V FPGA 能够非常灵活的通过增强构建模块以尽可能低的功耗来实现独立协议和专用协议。        通过为市场提供成本最低、功耗最低的 FPGA,Altera Cyclone®V FPGA 拓展了 Cyclone
如何从型号识别ALTERA的Cyclone IV系列FPGA所包含的信息
由于对于FPGA的使用,还处于入门外的小白阶段,如何选择一款合适的FPGA成了我现在头大的一件事情。不知道FPGA是不是和单片机一样不同型号所带的功能不一样。在Intel官网上面找到了相关手册里面的内容,可以查看这两张图,进行Cyclone IV相关FPGA芯片的选型。 ...
用nois cyclone开发
做项目,需要用altera公司的nois2 cycone2开发板进行项目开发,请大虾们指点一下入门方面的资料,最好有视频
FPGA多功能接口FPGA多功能接口
讲了很多FPGA<em>接口</em>的问题,对FPGA想深入了解的可以学习哦
用FPGA设计SSI接口和RAM,用于数据接口
用FPGA<em>设计</em>SSI<em>接口</em>和RAM,用于数据<em>接口</em>
用FPGA设计DDS论文
用FPGA<em>设计</em>DDS论文
用单片机和FPGA设计的万年历
资源为我的毕业<em>设计</em>,课题是用单片机和FPGA<em>设计</em>万年历,综合学习课程来运用。内部包含程序、流程图、电路图供参考!
Altera FPGA Cyclone III 原理图和封装库
Altera FPGA Cyclone III 原理图和封装库,包含所有Cyclone III器件,和完整的原理图和封装库,强烈推荐。
ATERA公司 FPGA(CYCLONE)的入门跑马灯程序
一个简单的跑马灯程序,实现8路灯一直循环依次点亮,适合初学者上手,VERILOG HDL语言编写,移植时只要改一下ASSIGN里的管脚配置即可。
用FPGA实现DDS的设计
详细讲述了用FPGA实现DDS的方法,包括内部程序的内容,系统地整体结构。相信对于大家会有很大的帮助和启发。
Cyclone IV 器件手册(中文-共二卷-带目录)
Cyclone IV 器件手册(中文-共二卷-带目录) ,可以对着英文看
8. Cyclone IV器件的配置和远程系统更.pdf
中文版Cyclone IV FPGA器件配置和远程升级更新文档,希望对大家有所帮助。
FPGA笔记 Altera Cyclone系列FPGA资源介绍
FPGA和单片机一样,是一颗芯片,既然是芯片,就有一些内部资源。 Altera的FPGA最基本的资源是LE,通过查看Cyclone系列FPGA手册可以看到,一个LE主要包括了一个四输入查找表,也就是LUT,LUT本质上就是一个RAM。目前Cyclone系列使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户用程序描述了一个逻辑电路以后,FPGA开发工具会自动计算逻
fpga 交通灯的设计fpga
<em>fpga</em> 交通灯的<em>设计</em><em>fpga</em> 交通灯的<em>设计</em> 交通灯的<em>设计</em>
基于FPGA的IIC接口驱动设计.pdf
本实验 我们 用 FPGA FPGAFPGA<em>设计</em> 一个满足 IIC 通信协议的<em>接口</em> 通信协议的<em>接口</em> ,读写至芯 开发板 板 载的 EEPROMEEPROMEEPROM ,用两个外部按键作为控制端,当 “写控制 键”按下时 ,FPGA FPGAFPGA向 EEPROMEEPROMEEPROM 固定 地址写入一个字节的数据, 并点亮一个 LE D灯,表示写入成功。当 灯,表示写入成功。当 灯,表示写入成功。当 “读控制 按键 ”按下 ”按下 时, FPGA FPGAFPGA从 EEPROMEEPROMEEPROM 读出 数据 ,并将该数据 ,并将该显示到数码管。
基于FPGA的USB设备接口IPCORE的设计
基于FPGA的USB设备<em>接口</em>IPCORE的<em>设计</em>基于FPGA的USB设备<em>接口</em>IPCORE的<em>设计</em>
基于FPGA算法的USB设备接口设计USB
基于FPGA算法的USB设备<em>接口</em>的<em>设计</em>USB,比较详细的阐述了USB<em>接口</em>原理和FPGA的开发
MCS51单片机与FPGA接口逻辑的设计
MCS51单片机与FPGA<em>接口</em>逻辑的<em>设计</em>.pdf
基于FPGA的USB接口读写设计
基于FPGA的USB<em>接口</em>读写<em>设计</em> 基于FPGA的USB<em>接口</em>读写<em>设计</em>
基于FPGA的及其接口设计与实现
基于FPGA的及其<em>接口</em>的<em>设计</em>与实现 首先对复用器整体功能进行详细分析,并划分软硬件各自需要完成的功能。给 出复用器的整体方案以及ASI<em>接口</em>和DS3<em>接口</em><em>设计</em>方案。 ·在FPGA上采用c语言实现了PSI信息提取与重构算法。 ●给出了实现快速的PID映射方法,并根据FPGA特点给出一种新的PID映射 方法,减少了逻辑资源的使用,提高了稳定性。 ·采用Verilog<em>设计</em>了sI信息提取与重构的硬件平台,并用c语言实现了SDT 表的提取与重构算法,在FPGA中成功实现了动态分配内存空间。 ·在FPGA上实现了ASI<em>接口</em>,主要分析了位同步的实现过程,实现了一种新的 快速实现字节同步的<em>设计</em>。 ·在FPGA上实现了DS3<em>接口</em>,提出并实现了一种兼容式DS3<em>接口</em><em>设计</em>。并对 帧同步<em>设计</em>进行改进。 ●完成部分PCB版图<em>设计</em>,并进行调试监测。
FPGA 模拟IIC 接口的Verilog HDL 设计
FPGA模拟IIC,一个很好的文档。详细讲解了主从IIC的原理及实现.
基于FPGA的IIC接口驱动设计
本实验是基于FPGA的IIC<em>接口</em>驱动<em>设计</em>,使用Verilog硬件描述语言,已在板上验证。
数学建模方法 方法总结教程下载
数学建模需要的知识;常用的方法;数学模型分类;模型优化方法;图论方法(最短路径、最小生成树、遍历性问题、最大流、最小费用最大流)等;发散性思维方法等,对于进行数学建模、进行模型优化等人员帮助较大。 相关下载链接:[url=//download.csdn.net/download/newyaner/2157604?utm_source=bbsseo]//download.csdn.net/download/newyaner/2157604?utm_source=bbsseo[/url]
C语言 第八章结构及其它(课程教学PPT)下载
本章的主要内容包括: C语言的类型定义 结构 联合 位运算和位段 相关下载链接:[url=//download.csdn.net/download/ufo5054492/3421238?utm_source=bbsseo]//download.csdn.net/download/ufo5054492/3421238?utm_source=bbsseo[/url]
中国电信网络测速下载
中国电信网络测速,也可以测试其它运营商的网速 相关下载链接:[url=//download.csdn.net/download/pz13760883532/3863918?utm_source=bbsseo]//download.csdn.net/download/pz13760883532/3863918?utm_source=bbsseo[/url]
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