社区
下载资源悬赏专区
帖子详情
用vhdl实现48阶fir的8折叠下载
weixin_39822095
2019-07-16 05:30:20
本设计采用重定时以及折叠的方法,将原本使用24个乘法器的线性相位48阶fir设计成为只需要使用3个乘法器的fir,减少了硬件电路的开销。使用vhdl语言编写程序。
相关下载链接:
//download.csdn.net/download/strawberrypll/3274394?utm_source=bbsseo
...全文
17
回复
打赏
收藏
用vhdl实现48阶fir的8折叠下载
本设计采用重定时以及折叠的方法,将原本使用24个乘法器的线性相位48阶fir设计成为只需要使用3个乘法器的fir,减少了硬件电路的开销。使用vhdl语言编写程序。 相关下载链接://download.csdn.net/download/strawberrypll/3274394?utm_source=bbsseo
复制链接
扫一扫
分享
转发到动态
举报
写回复
配置赞助广告
用AI写文章
回复
切换为时间正序
请发表友善的回复…
发表回复
打赏红包
用
vhdl
实现
48
阶
fir
的8
折叠
本设计采用重定时以及
折叠
的方法,将原本使用24个乘法器的线性相位
48
阶
fir
设计成为只需要使用3个乘法器的
fir
,减少了硬件电路的开销。使用
vhdl
语言编写程序。
FPGA
实现
FIR
滤波器的
VHDL
程序
FPGA
实现
FIR
滤波器的
VHDL
程序,quartus开发,有仿真数据和波形,
下载
到电路板里实测通过
基于Simulink的FPGA代码自动生成技术
课程主要讲解基于simulink的hdl coder模块组的使用方法,学会使用hdl coder搭建算法模型,校验模型并能自动生成可以
下载
到FPGA运行的Verilog或
VHDL
代码,学会testbench文件的自动生成和modelsim模型的验证。...
FIR
的*
折叠
实现
很好的
FIR
折叠
设计,基于MATLAB和
VHDL
代码
(LMS)8
阶
FIR
滤波器以及8
阶
折叠
结构
FIR
[
VHDL
]
本实验用
VHDL
语言编写(LMS)8
阶
FIR
滤波器以及
折叠
因子N=2的
折叠
结构的
FIR
滤波器,进行原理分析以及
折叠
过程的计算,编写8
阶
FIR
滤波器以及
折叠
结构的
FIR
滤波器进行仿真并且进行比较。
下载资源悬赏专区
12,694
社区成员
12,200,525
社区内容
发帖
与我相关
我的任务
下载资源悬赏专区
CSDN 下载资源悬赏专区
复制链接
扫一扫
分享
社区描述
CSDN 下载资源悬赏专区
其他
技术论坛(原bbs)
社区管理员
加入社区
获取链接或二维码
近7日
近30日
至今
加载中
查看更多榜单
社区公告
暂无公告
试试用AI创作助手写篇文章吧
+ 用AI写文章