8728
社区成员
17C++MFC课程设计之数字时钟下载
我供搜集整理了近30个不同的C++课设源代码以及相应的报告，分别放在我的csdn和豆丁网上，搜索aoelfhong找到我，然后就可以找到我的这些资源了，另外我的豆丁还有39多个数据结构课设报告及代码。
仅供参考使用。
相关下载链接：//download.csdn.net/download/aoelfhong/3554393?utm_source=bbsseo
仅供参考使用。
相关下载链接：//download.csdn.net/download/aoelfhong/3554393?utm_source=bbsseo
...全文
请发表友善的回复…
发表回复
还没有回复，快来抢沙发～
17C++MFC课程设计之数字时钟 我供搜集整理了近30个不同的C++课设源代码以及相应的报告，分别放在我的csdn和豆丁网上，搜索aoelfhong找到我，然后就可以找到我的这些资源了，另外我的豆丁还有39多个数据结构课设报告及代码。...
PerlinNoise：适用于现代C ++（C ++ 17C ++ 20）的仅限标题的Perlin噪声库-源码 PerlinNoise：适用于现代C ++（C ++ 17C ++ 20）的仅限标题的Perlin噪声库
EP4CE22F17C8 CYCLONE IVE FPGA开发板ALTIUM设计原理图+PCB+封装文件+FPGA源码.zip EP4CE22F17C8 CYCLONE IVE FPGA开发板ALTIUM设计原理图+PCB+封装文件+FPGA源码,采用4层板设计，板子大小为118x90mm，双面布局布线..主要器件为FPGA EP4CE22F17C8，W5200,网口_HR911105A,HY57V561620, WM8731，音频...
基于VHDL的数字时钟设计 数电课设，用VHDL做的数字时钟，开发板芯片型号为Altera 的 EP4CE6F17C8，时钟具有整点报时，数码管显示，设定时间，转换计时机制，复位的功能，有详细注释，编译器版本为Quartus II 18.0
EP4CE22F17C8 FPGA开发板ALTIUM设计硬件原理图PCB+AD集成封装文件+14例FPGA源码工程文件.zip EP4CE22F17C8 FPGA开发板ALTIUM设计硬件原理图PCB+AD集成封装文件+14例FPGA源码工程文件，4层板设计，大小为118x90mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改...
EP4CE22F17C8 CYCLONE4E PLL锁相环时钟分频+LED闪灯实验Verilog源码Quartus13.1 EP4CE22F17C8 CYCLONE4E FPGA PLL锁相环时钟分频+LED闪灯实验Verilog源码Quartus13.1工程文件 //LED闪烁逻辑产生模块 module led_controller( clk,rst_n, led ); //时钟和复位接口 input clk; //25MHz...
黑金CYCLONE4 EP4CE6F17C8 FPGA开发板ALTIUM设计硬件工程（原理图+PCB+AD集成封装库）.zip 黑金CYCLONE4 EP4CE6F17C8 FPGA开发板ALTIUM设计硬件工程（原理图+PCB+AD集成封装库）,Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。...
OV7725摄像头+VGA显示实验Verilog设计Quartus工程源码文件.zip OV7725摄像头+VGA显示实验Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ov7725_rgb565_640x480_vga( input sys_clk , //系统时钟 input sys_rst_n , //...
Cyclone IV EP4CE6F17C8 FPGA开放板硬件设计文件 AD版原理图+PCB(4层板).rar AX301开发板原理图及PCB版图，可直接用于PCB电路印刷，图纸清晰，元器件封装齐全，适合FPGA初学者使用，可用于对开发板的改进。
Cyclone IV EP4CE6F17C8 FPGA开放板硬件设计文件 AD版原理图+PCB(4层板).zip AD版原理图+PCB(4层板)，采用4层板设计，板子大小为130x90mm，双面布局布线，FPGA芯片为Cyclone IV系列中的EP4CE6F17C8，主要器件包括SDRM HY57V2562GTR,24LC04,PL2303，VGA接口，SD卡座，实时时钟DS1302，6位数码管...
FPGA 读写rtc_ds1302实时时钟的Verilog逻辑源码Quartus工程文件+文档说明.zip FPGA 读写rtc_ds1302实时时钟的Verilog逻辑源码Quartus工程文件+文档说明，RTC芯片型号ds1302，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( //sys input clk, input rst_n, output ...
AnalogCPU:8位模型机（数字电子课程设计）-源码 8位模型机（数字电子课程设计） 基本信息 课程设计名称： 基于8位模型机的汇编指令执行模拟 课程设计概述： 在PC上通过C语言程序将汇编指令转换为二进制操作码，模拟汇编语言的编译过程，然后使用Windows的API通过...
fpga数字时钟VHDL.zip 2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。 3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈） 4. 有的项目可能会有多...
Altera_Cyclone V GX FPGA 开发板资料Cadence硬件原理图+PCB+Verilog例程源码+文档资料.zip Altera_Cyclone V GX FPGA Development Kitfpga开发板资料Cadence硬件原理图+PCB+Verilog例程源码+文档资料
