xilinx tpg ip核仿真问题 [问题点数:20分]

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xilinx zynq TPG ip核 licence
<em>xilinx</em> zynq TPG <em>ip</em>核 licence,供zynq爱好者一起学习
modelsim仿真xilinx IP核
modelsim 与 <em>ip</em>核的联合<em>仿真</em>。主要用于批处理<em>仿真</em>!
使用Xilinx IP核
讲解如何使用<em>xilinx</em>公司的IP核,FPGA开发会用到的
Xilinx FFT IP核
Vivado Xilinx FFT 快速傅里叶变换IP核文档 详细介绍FFT9.0 IP核灾Vivado环境下的配置和使用 全英文 做通信实现相关的可以仔细读一读
关于xilinx IP核
我请教一下,对于同样功能的IP核,有分ASIC IP Core 与FPGA IP Core吗~rn如果有,都是用Core Generater生成吗~rn比如我想生成8b\10b核,为什么Core Generater里就一个,没有ASIC与FPGA的区别呢~
Xilinx AXI_BRAM IP核
Xilinx AXI_BRAM IP核,AXI BRAM
xilinx 的rom ip核使用方法
很详细的ISE的ROM IP核的使用方法,一步一步产生及怎么应用。
Xilinx的IP核应用指南
Xilinx的IP核应该指南,对于使用ISE软件的人应该有用
xilinx ise ip核课件
关于<em>xilinx</em> ise软件的<em>ip</em>核使用方法的教学课件
xilinx FPGA IP核使用说明
<em>xilinx</em> FPGA IP核使用说明,基本IP内核,存储器IP,数学运算IP,数字信号处理IP,纠错码IP,网络应用IP,FPGA属性和设计IP,标准总线IP,调试验证IP
IP核应用xilinx ise
<em>xilinx</em> 的<em>ip</em>核使用指导,叫你如何使用<em>ip</em>核,对于初学者来说是很有帮助的
ip核Modelsim的仿真
用Modelsim对一些常用的<em>ip</em>核进行<em>仿真</em>,如pll,rom,lvds。步骤详细,每一步都有图片说明,注意事项明确,对<em>仿真</em>结果也有分析。
如何仿真IP核如何仿真IP核
如何培养干大事的性格如何培养干大事的性格如何培养干大事的性格如何培养干大事的性格如何培养干大事的性格如何培养干大事的性格
Xilinx FIR IP核的的使用及延时问题
前一段时间一直在研究通信系统,必然就会和各种滤波器打交道,同样也遇到了一些<em>问题</em>。比如说本文的主要内容,滤波器的延时<em>问题</em>。 在生成滤波器IP核之前需要产生抽头系数,这个抽头系数的阶数是自己设定的,阶数越高代表滤波器乘累加运算越多,但是阶数大小的选择要看是否满足自己的设计要求(例如衰减db是否满足要求)。同时,生成的滤波器抽头系数的值是与自己设计滤波器的各种参数确定的,如数据采样速率,通带截止频率、
IP核的应用 Xilinx IP Core的使用
IP Core就是预先设计好、经过严格测试和优化过的电路功能模块,如乘法器、FIR滤波器、PCI接口等,并且一般采用参数可配置的结构,方便用户根据实际情况来调用这些模块。随着FPGA规模的增加,使用IP core完成设计成为发展趋势。
【FPGA】 Xilinx ISE IP核生成问题
ISE IP核生成<em>问题</em>rn生成IP核时老不成功,出现如下错误rnoccurred during initialization of Vnot reserve enough space for object heanot create the Java virtual machine ERROR:coreutil - An error occurred while running Java. Please examine the console or coregen log file for a specific IP related error.If there is no specific error the problem may be due to memory limitations.rn同样的操作在别人的电脑上就成功了rn请问如何这是什么<em>问题</em>呢 如何解决
Xilinx IP核专题之PLL IP核介绍(Spartan-6)
这篇博文,我将根据实验室的项目产生一个PLL IP核,并根据该IP的数据手册来认识这个IP核。 首先给出数据手册的链接:Xilinx PG065 LogiCORE IP Clocking Wizard v4.2, Product Guide 下面正式给出创建过程: 打开ISE Project Navigator——新建工程(New Project)——New source,选择IP(CORE...
使用Modelsim独立仿真Altera及Xilinx IP核
    使用modelsim进行<em>仿真</em>非常方便,可以通过.do文件完成一些重复性的界面操作,但是使用modelsim<em>仿真</em>IP核的时候经常会因为没有库文件的<em>问题</em>而纠结,网上不乏一些相关教程,但是在使用过程中总会遇到这样那样的<em>问题</em>,于是我痛定思痛,决定彻底解决这个<em>问题</em>,为了帮助大家解决相同的烦恼,决定写这篇文档,帮助大家避免走我曾走过的弯路,这也是我的第一篇教程,希望能帮到大家!1       软件环境...
FIFO IP核的调用及仿真
开发流程http://www.cnblogs.com/noticeable/p/7255971.html
VHDL IP核乘法器及仿真
VHDL语言IP核乘法器使用及与普通乘法对比,采用元件例化方式
关于XILINX FPGA FFT IP核的学习笔记
最近在做载波同步锁相环的时候,需要用到FFT核对AD采样数据进行傅里叶变换,以得到锁相环中NCO的初始频率控制字。关于FFT蝶形算法,包括高版本的FFT核(带AXI4协议)在这先不阐述了。 本文主要是记录7.1版本的FFT核学习<em>仿真</em>记录,把摸索过程中遇到一些<em>问题</em>和解决方法都记录下来,方便以后借鉴和使用。 首先是IP核的配置: 配置的第一页主要是通道数量
XILINX DDR3 IP核使用教程完整版
网络下载的XILIN DDR3 IP核教程,包括<em>仿真</em>、综合、设计、应用、最终篇5个部分,讲解的深入浅出,简明扼要,非常实用!在其指导下,完成了DDR3的设计调试!可惜没有找到出处!
xilinx 浮点数IP核的用法- 浮点数除法
趁热打铁: 以下为实现浮点数除法得基本运算: 首先IP核得设置: 标注1:选择除法运算 选择单精度 然后进行计算: 结果: 至于浮点数到定点数得转化见前一篇博文
xilinx官方ip核封装教程
<em>xilinx</em>官方文档,详细介绍了开发<em>ip</em>核的流程
使用Xilinx FIFO IP核的总结(一)
FIFO IP核的总结(一) 第一次使用Vivado中的FIFO generator,一般FIFO(以同步FIFO)的端口也就10个左右: CLK; srst:复位端口 读相关: dout:FIFO数据输出(output); empty:读空(output),empty为1,表明FIFO内无数据; Vaild:读有效(output) rd_en:读使能(input) 写相关: din:FIFO数据...
XILINX FFT IP核介绍与测试
<em>xilinx</em> fft <em>ip</em>核源代码及测试代码
xilinx fifo ip核文档说明
<em>xilinx</em>的FIFO_generator的<em>ip</em>核详述,提供了各个管脚的功能,以及例化模板
Xilinx MIG IP核官方使用手册
在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块
利用xilinx FSL总线自定义IP核(下)
基于FSL总线的IP核定义好之后,下面开始添加IP核 首先hardware——>configure coprocessor 选择刚才定义的led_<em>ip</em>,点击add  如果是第一次添加FSL总线,会弹出一个警告,警告会在后面去除,先点OK或者yes。 到ports栏,展开led_<em>ip</em>_0  右击led  选择 make external  然后会在上面external
Xilinx系列FPGA芯片IP核详解
《Xilinx系列FPGA芯片IP核详解》完整版。550页PDF格式。刘东华。FPGA的IP 核详解书籍。。FIFO使用,
利用Xilinx IP核设计FIR滤波器
介绍了如何调用IP核设计FIR滤波器的全过程,并利用MATLAB进行了验证
Xilinx Srio详解&IP核使用
一.简介RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构,是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连,支持芯片到芯片、板到板间的通讯,可作为嵌入式设备的背板(Backplane)连接。RapidIO协议由逻辑层、传输层和物理层构成。逻辑层定义了所有协议和包格式。...
Xilinx FFT IP核 调试经验
23333,这两天做FBMC FPGA的实现 入了Xilinx的FFT IP的坑,在此把遇到的痛苦经历记录下来,如有和我情况一样的拿走不谢。 话不多说,直接上经历。 1.FFT IP核无法进行8/16/32点的配置,意味着最少从64点起步。我不知道是不是版本的<em>问题</em>,反正我和我同学的都是这样,脑阔疼。 我是2016.3的vivado版本。 2.关于 ![在这里插入图片描述](http...
最全的xilinx vivado ip核license
最全的<em>xilinx</em>,vivado IP核license,供vivado开发者使用
Xilinx ISE fifo ip核的使用
使用两个fifo,使串行的图片帧数据按三行输出。
Vivado Xilinx FFT快速傅里叶变换IP核详解
自己阅读XILINX FFT IP核整理的中文文档 快速傅里叶变换v9.0 IP核指南 ——Vivado设计套件 介绍:Xilinx FFT IP核是一种计算DFT的有效方式。 特点:•前向变换(FFT)和反向变换(IFFT)在复数空间,并且可以在运行的同时进行选择配置 •变换点数范围:N=2^m,m=3~16 •数据精度范围:b_x=8~34 •相位精度范围:b_w=8~34 •算术处理方式:不放缩(全精度)定点 放缩定点 块浮点 •输入数据定点数类型和浮点数类型 •舍入或者截尾 •数据和相位存储:块RAM和分布式RAM •运行时可配置变换点数 •放缩定点时放缩方案在运行时可实时配置 •输出数据顺序:自然顺序和比特或字节反转顺序 •数字通信系统应用中插入CP选项 •四种传输方式:流水线 基四突发型 基二突发型 简化基二突发型 •输入输出都由AXI4-Stream协议控制 •丰富的状态接口(eventsignals) •可选择实时和非实时模式 •优化选项:复数乘法器模式 蝶形运算结构 •多通道同时进行变换运算:通道数范围1~12
XILINX系列FPGA芯片IP核详解
这本书讲解了基于ISE平台的<em>xilinx</em>官方IP核的运行原理和使用方法,全中文
xilinx的mipi csi-2解决方案IP核
<em>xilinx</em>的m<em>ip</em>i csi-2解决方案IP核是用于解决移动端视频从摄像头到主控制器FPGA的解码解决方案。
xilinx FFT核手册
The Xilinx® LogiCORE™ IP Fast Fourier Transform (FFT) core implements the Cooley-Tukey FFT algorithm, a computationally efficient method for calculating the Discrete Fourier Transform (DFT).
xilinx的jesd1024b核datasheet
<em>xilinx</em>的jesd1024b核datasheet
xilinx的USB核
<em>xilinx</em>公司的USB核,有相关的文档,验证好用,希望对大家有帮助啦。另外,下载后评价怎么没有返还我的积分啊?
51单片机IP核 IP核
51单片机IP核 IP核 含一应用
Xilinx DDR3 IP核使用问题汇总(持续更新)和感悟
一度因为DDR3的IP核使用而发狂。 后来因为解决<em>问题</em>,得一感悟。后面此贴会完整讲述ddr3 <em>ip</em>的使用。(XILINX K7) 感悟:对于有供应商支持的产品,遇到<em>问题</em>找官方的流程。按照官方的指导进行操作。由于使用软件版本不同可能语法之间有出入或着不兼容,此时常识寻找下载版本最接近的官方Guide来操作,你就会发现解决那些莫名其妙<em>问题</em>的突破点。
modelsim仿真调用xilinx IP的一种方法
       网上有一些文章描述modelsim与vivado的联合<em>仿真</em>方法,一般都是在vivado的tool工具中选择编译<em>仿真</em>模型,然后选择器件进行编译,最后用生成的modelsim.ini去替换modelsim目录下的相同文件,但这种方法有一个很大的缺点就是modelsim版本绑定,比如vivado2017.4就需要配合modelsim10.6b的版本,否则在编译过程会报错。其实有一种更简单的...
Xilinx 滤波器IP核输出有效位截取问题
Xilinx是按照如下公式给出输出位宽的: outputwidth = coefwidth + inputwidth + ceil(log2(tap)) 其中,outputwidth即为输出位宽,coefwidth为抽头系数位宽,inputwidth为输入位宽,tap为滤波器阶数,ceil为向上取整。 有效位截取方法: 如果输入信号是周期的,可以通过<em>仿真</em>来看输入信号通过滤波器得到的最大值占...
Lattice DDR3 IP核仿真总结
 最近,在lattice DDR3 IP核的<em>仿真</em>上煞费苦心,主要是第一,modelsim编译文件报错,通过参考https://www.cnblogs.com/fhyfhy/p/5259722.html该大神的博客,找到了些眉目;第二,不知道那个是控制器的文件,通过仔细查找内容,发现在xxx_beh.v文件中有多个module,这个主要是我不仔细。好了上图   Project_structu...
IP核在modelsim里面的仿真
modelsim<em>仿真</em>
FPGA FFT ip仿真教程
ISE下FPGA FFT <em>ip</em>核的建立及<em>仿真</em>教程。
modelsim仿真带IP核(PLL)的方法
单击“simulation”菜单栏下的“start simulation”,在弹出的对话框中点击“Libraries”,添加两个库路径,220model 以及 altera_mf,其路径具体在“D:\altera\11.0\11.0_modelsim_ase_windows\modelsim_ase\altera\verilog”下。
ISE添加IP核并仿真
<em>仿真</em>步骤: 1. 打开ISE软件,新建工程: File -> New project,然后填入工程名及工程路径
关于vivado2017.4的IFFT的IP核仿真总结
要做无线通信,必定会接触到傅里叶变换,要做傅里叶变换肯定会接触到IFFT变换,它将傅里叶变换的乘法和加法次数极大的缩减,而且在<em>xilinx</em>的IP中有关于IFFT的核,直接调用它可以缩短开发流程。 下面开始讲解vivado关于IFFT的IP核运用步骤: 1.要运用IP首先的明白几个参数 1).配置通道参数(s_config_valid/s_config_data/s_config_rea...
IP核的仿真_6.5版本.pdf
用verilog学习cpu的<em>仿真</em>,用modelsim6.5版本操作
Quartus 调用PLL IP核仿真
Quartus 调用PLL IP核<em>仿真</em> 简要介绍在Quartus中调用PLL IP核进行<em>仿真</em>。PLL(Phase Lock Loop)是锁相环,简单地说就是能够将一种频率的信号转换为另一种频率的信号。本文主要介绍PLL IP核的产生,Test Bench文件的编写和对IP核的<em>仿真</em>。
vavido 软件调用IP核仿真
方案1: 步骤: 第一步: 创建工程文件,在工程文件中,添加IP核模块,例如:乘法器IP核 1. 点击create Block design 2. 添加乘法器IP核 3. 对IP核进行简单设置后 ,添加端口,如图: 4. 在IP source里面点击右键生成HDL wrapper 5. 打开Hierarchy界面,在.v代码中修改生成文件代码 6. 启动<em>仿真</em>即
Altera 乘法器 IP核 Modelsim仿真
用ModelSim实现了Altera 乘法器IP核的<em>仿真</em>,有利于初学者学习
modelsim仿真altera的ip核,遇到问题
用modelsim<em>仿真</em>altera的<em>ip</em>核,是关于pci的rn将altera下eda\sim_lib下文件编译成库rn将<em>ip</em>核下的文件pci.v,pci.vo也编译成库rn都通过rn进行<em>仿真</em>时,报错,说找不到io_buf_tri模块,请问这是怎么回事rn查看源文件,pci.vo文件里调用了io_buf_trirnmodelsim是6.5的,altera的是quartus6.1,quartus8.1也试过,也不行
Altera RAM乘法器 IP核 仿真 ModelSim
用Modelsim实现了对Alter RAM IP核的<em>仿真</em>,有利于初学者学习
求教,quartus13.0的FIR的IP核的仿真
使用FIR的IP核生成成形滤波器,但是现在没有输出,不知道是什么原因啊?rn
使用Modelsim独立仿真Altera IP核
使用Modelsim独立<em>仿真</em>Altera IP核,结合modelsim的do命令进行使用
Xilinx microblaze cpu核源代码
Xilinx microblaze cpu核的源代码源代码,希望对各位有用。
如何仿真IP核(建立modelsim仿真库完整解析
笔者一直以来都在纠结,自己是否要为<em>仿真</em>编辑相关的教程呢?一般而言,Modelsim 等 价<em>仿真</em>已经成为大众的常识,但是学习<em>仿真</em>是否学习 Modelsim,笔者则是一直保持保 留的态度。笔者认为,<em>仿真</em>是 Modelsim,但是 Modelsim 不是<em>仿真</em>,严格来讲 Modelsim 只是<em>仿真</em>所需的工具而已,又或者说 Modelsim 只是学习<em>仿真</em>的一部小插曲而已。除此 之外,笔者也认为<em>仿真</em>可以是验证语言,但是验证语言却不是<em>仿真</em>,因为验证语言只是 <em>仿真</em>的一小部分而已,事实上<em>仿真</em>也不一定需要验证语言。
如何仿真IP核(建立modelsim仿真库完整解析)
<em>仿真</em>IP核(建立modelsim<em>仿真</em>库完整解析)
如何仿真IP 核(建立modelsim 仿真库完整解析)
如何<em>仿真</em>IP 核(建立modelsim <em>仿真</em>库完整解析) IP 核生成文件:(Xilinx/Altera 同) 摘要:本文介绍了在ISE 和在modelsim 环境中的<em>仿真</em>IP 核。 关键词:modelsim,IP 核,ISE,<em>仿真</em>
Xilinx FIFO 仿真总结
 这篇文章的起因是想用FIFO去解决异步时钟源的<em>问题</em>。因为想用Spartan-6去从图像传感器采集图像,所以想直接用pclk做为FIFO的写时钟,传感器的行同步信号HS作为FIFO写是能输入,这样可以省去好多coding的工作。然而,事情往往不会那么顺利,我发现pclk的时钟是只有在有数据的时候才会从传感器输出,当传感器不输出数据时,pclk也就不会跳动了。具体时序可参考<em>仿真</em>图的wr_clk. X...
IP核应用,IP核包括硬IP与软IP
IP核包括硬IP与软IP。调用IP核能避免重复劳动,大大减轻设计人员的工作量。
xilinx仿真(VHDL)
我要<em>仿真</em>数字时钟,有时,分,秒,是不是必须把三个模块放在一个module 文件里吗,还是可以建多个module,小弟是初学者
xilinx系列FPGA芯片PCI总线IP核设计源码
FPGA芯片PCI总线IP核设计源码,端口定义非常清楚,已测试通过
Xilinx FPGA应用进阶 通用IP核详解和设计开发
Xilinx FPGA应用进阶 通用IP核详解和设计开发Xilinx FPGA应用进阶 通用IP核详解和设计开发
xilinx 浮点数IP核的用法- 定点数转浮点数
首先调用IP核 标注1:选择定点数转浮点数 标注1:32位定点数 标注2:数字格式,符号位,整数位和小数位 标注1,2:转化为的浮点数可以是单精度也可以是双精度。 标注3:为转化后的数据格式。 <em>仿真</em>如下: 假设输入数据为1和2(十进制),则输出为: 以上:单精度1的浮点数为:001111111000000000000000000000
MODELSIM仿真(xilinx ISE)
MODELSIM<em>仿真</em>(适合<em>xilinx</em> ISE)
Xilinx的Modelsim仿真
Xilinx的Modelsim<em>仿真</em>库
xilinx PCIE仿真
个人收集资料亲自<em>仿真</em>过的PCIE的modelsim<em>仿真</em>
利用xilinx FSL总线自定义IP核(上)
一、创建IP核 首先打开XPS,建立一个工程之后(选择AXI总线),建立工程之后,点击project——>creat and import per<em>ip</em>heral wizard界面如下:以点亮一个led为例 点击next  选择creat templates for a new per<em>ip</em>heral next,默认选择 to an XPS project next,取名为le
《Xilinx FPGA应用进阶 通用IP核详解和设计开发》
[黄万伟编著][电子工业出版社][2014.08][274页]
我遇到Xilinx FIR IP核一个小坑
我需要设计一个带通滤波器组,所以为了方便,我想用FIR IP核的滤波器系数重设功能。也就是说,我把滤波器组中全部的滤波器系数都导入FIR IP核,然后通过FILTER_SEL端口选择不同滤波器的系数。设置界面如下,一开始我以为FILTER_SEL端口输入1代表一组滤波器系数,依次类推,2代表第二组……后来我发现这里有个坑,应该是0对应第一组滤波器系数,1对应第二组,依次类推……千万不要被下图中左下...
Xilinx DDR IP核控制器的用户接口部分的VHDL源文件
本代码问VHDL语言实现的XILINX DDR IP核控制器FPGA代码,文件为中国普天集团研发测试通过的代码
xilinx ip核block ram 双端口ram设计
<em>xilinx</em> <em>ip</em>核block ram 双端口ram设计 里面包含<em>xilinx</em> <em>ip</em>核block ram 双端口ram设计 许多资料,供大家参考 !
Xilinx系列FPGA芯片IP核详解 刘东华全本
基本信息 书名:Xilinx系列FPGA芯片IP核详解 定价:79.00元 作者:刘东华 出版社:电子工业出版社 出版日期:2013-09-01 ISBN:9787121214837 字数: 页码: 版次:1 装帧:平装 开本:16开 商品重量:0.4kg 编辑推荐 本书详细讲述了Xilinx FPGA的IP核,使读者更加深入地理解FPGA的开发和应用 内容提要 IP核是可编程门阵列(FPGA)芯片开发中常用的功能模块,本书以赛灵思(Xilinx)公司的Spartan系列和Virtex系列FPGA系列芯片为基础,详细介绍各类IP核的功能、特点、接口及性能,并给出在FPGA开发过程中IP核的使用方法。全书共分10章,首先介绍IP核的生成和使用方法,然后分类描述Xilinx提供的数学运算、存储器、数字信号处理(DSP)、信道纠错码、网络、标准总线IP核以及FPGA属性和调试验证IP核。本书内容丰富翔实,部分IP核给出了功能原理解释和功能<em>仿真</em>结果,便于读者更好地理解和应用。 目录 章 Xilinx IP核的生成和使用 1 1.1 概述 1 1.2 IP核生成工具 2 1.2.1 概述 2 1.2.2 IP核生成工具接口 2 1.2.3 IP核生成工具的使用 5 1.2.4 定制和编辑IP核 10 1.3 基于ISE工程导航工具的IP核操作 14 1.3.1 创建工程 15 1.3.2 定制IP核 16 1.3.3 添加IP核 17 1.3.4 例化IP核 18 1.3.5 编辑IP核 18 1.3.6 <em>仿真</em>IP核 18 1.4 其他IP核操作 19 1.4.1 构造向导 19 1.4.2 网表IP 20 1.4.3 微处理器和外设IP 21 1.4.4 系统生成工具 23 第2章 基本IP核 24 2.1 乘-加器 24 2.1.1 累加器 24 2.1.2 乘累加器 25 2.1.3 乘加器 27 2.2 二进制计数器 31 2.3 基于RAM的移位寄存器 34 2.4 DSP48宏 36 第3章 存储器IP核 43 3.1 块存储器 43 3.2 分布式存储器 66 3.3 FIFO生成器 74 第4章 数学运算IP核 82 4.1 加/减法器 82 4.2 乘法器 85 4.2.1 实数乘法器 85 4.2.2 复数乘法器 86 4.3 除法器 90 4.4 CORDIC 96 4.5 浮点数操作器 111 第5章 数字信号处理IP核 120 5.1 DDS编译器 120 5.2 FIR编译器 127 5.3 CIC编译器 157 5.4 DFT 165 5.5 FFT 171 5.6 DUC/DDC编译器 189 第6章 纠错码IP核 201 6.1 RS码编/译码器 201 6.1.1 RS码编码器 201 6.1.2 RS码译码器 208 6.2 卷积码编/译码器 219 6.2.1 卷积码编码器 219 6.2.2 Viterbi译码器 223 6.3 3GPP Turbo码编/译码器 234 6.3.1 3GPP Turbo码编码器 235 6.3.2 3GPP Turbo码译码器 241 6.4 3GPP2 Turbo码编/译码器 245 6.4.1 3GPP2 Turbo码编码器 246 6.4.2 3GPP2 Turbo码译码器 250 6.5 IEEE 802.16 CTC编译码器 256 6.5.1 IEEE 802.16 CTC编码器 256 6.5.2 IEEE 802.16e CTC译码器 262 6.6 交织器/解交织器 269 6.7 IEEE P802.16 LDPC编码器 283 6.8 DVB-S2 FEC编码器 289 第7章 网络应用IP核 297 7.1 以太网MAC 297 7.1.1 10 Gbps以太网MAC 297 7.1.2 TEMAC 305 7.2 PCS/PMA 313 7.2.1 10 Gbps以太网PCS/PMA 313 7.2.2 以太网1000BASE-X PCS/PMA或SGMII 316 7.3 以太网连接单元 324 7.3.1 XAUI 324 7.3.2 RXAUI 329 7.4 嵌入式三模式以太网MAC封装包 334 7.4.1 Virtex-4嵌入式三模式以太网MAC封装包 334 7.4.2 Virtex-5嵌入式三模式以太网MAC封装包 337 7.4.3 Virtex-6嵌入式三模式以太网MAC封装包 337 7.5 以太网统计 339 7.6 以太网AVB端点 343 第8章 FPGA属性和设计IP核 359 8.1 时钟向导 359 8.2 GTX收发器 364 8.2.1 Virtex-6 FPGA GTX收发器向导 364 8.2.2 Virtex-5 FPGA RocketIO GTX收发器向导 404 8.3 SelectIO接口向导 431 8.4 系统监视器 435 第9章 标准总线IP核 439 9.1 串行RapidIO 439 9.2 CAN 449 9.3 用于PCI接口的Initiator/Target 461 9.4 PCI Express核 470 9.4.1 用于Virtex-5和Virtex-4的PCI Express端点 470 9.4.2 用于Virtex-5的PCI Express端点块增强(EBP) 479 9.4.3 用于Spartan-3/3A/3E的PCI Express端点PIPE 481 9.4.4 用于Spartan-6的PCI Express集成块 485 9.4.5 用于Virtex-6的PCI Express集成块 488 9.5 显示端口 494 0章 调试验证IP核 510 10.1 Ch<em>ip</em>Scope Pro 510 10.2 逻辑调试内核 511 10.2.1 集成控制器(ICON) 511 10.2.2 集成逻辑分析(ILA) 514 10.2.3 虚拟I/O(VIO) 520 10.2.4 Agilent跟踪(ATC2) 522 10.3 误比特率测试(IBERT) 525 10.4 集成总线分析核(IBA) 527 10.4.1 PLB IBA 527 10.4.2 OPB IBA 531 参考文献 534 作者介绍 刘东华,男,内蒙古人,博士,副教授,2002年毕业于国防科技大学,获信息与通信工程专业博士学位,2004年入计算技术研究所计算机科学与技术博士后流动站,2006年出站。曾参与完成科研项目十余项,发表相关学术论文二十余篇,主讲本科生课程《信息论与编码》、研究生课程《纠错编码》和博士生选修课《高级编码技术研讨》,主要研究方向为信息论与信道编码。
Xilinx系列FPGA芯片IP核详解【刘东华】
FPGA作为专用集成电路(ASIC)领域中的一种半定制电路,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点,其应用非常广泛。本书详尽介绍了Xilinx公司FPGA芯片支持的各类IP核,内容涵盖: Xilinx IP核的生成和使用 基本IP核 存储器IP核 数学运算IP核 数字信号处理IP核 纠错码IP核 网络应用IP核 FPGA属性和设计IP核 标准总线IP核 调试验证IP核
使用fdatool生成Xilinx中FIR滤波器IP核的系数
在MATLAB命令窗口输入fdatool后回车,打开“Filter Designer & Analysis Tool”工具界面: 点击左下角的Set quantization parameter,设置Filter arithmetic为Fixed-point(定点,由于有些FPGA中是不能直接对浮点数进行操作的,只能采用定点数进行数值运算,参考http://blog.csdn.net/gsh_hel
Xilinx FPGA应用进阶 通用IP核详解和设计开发
第一章 Xilinx FPGA发展和应用 第二章 Xilinx FPGA时钟资源详述 第三章 Block RAM 核的功能简介和应用说明 第四章 TEMAC核的功能和应用介绍 第五章 LVDS技术规范及其应用 第六章 Xilinx DDR3存储器接口解决方案
Xilinx Cordic IP核的用法( 以arctan为例)
在ISE14.6开发环境中,调用Xilinx的Cordic IP核实现arctan算法。
Xilinx系列FPGA芯片IP核详解 [刘东华编著].
非常适合FPGA学习的资料,对于XIlinx公司的fpga内核了解非常有帮助
Xilinx ISE 10.1 的注册码及IP核的破解文件附说明
Xilinx ISE 10.1 的注册码(SN)亲测可用。 <em>ip</em>核的破解文件及使用说明,亲测可用。 供大家参考。
Xilinx系列FPGA芯片IP核详解.pdf
XILINX系列FPGA芯片IP核详解,刘东华老师编著。书中详细讲解了<em>xilinx</em>系列的基本IP(加法器、乘法器、dsp等)、存储IP(块RAM、分布式存储器、FIFO等)、数学运算IP(浮点操作器、cordic、除法器等)、数字信号处理IP(DDS、FIR、CIC、DFT、FFT、DUC/DDC等)、纠错码IP(RS码、卷积码、3GPP Turbo码、IEEE 802.16 CTC等)、网络应用IP(以太网MAC、PCS/PMA、以太网连接单元、嵌入式三模式以太网MAC封装包等)、FPGA属性和设计IP(时钟向导、GTX收发器、selectIO接收向导、系统监视器等)、标准总线IP(串行RapidIO、CAN、PCI、PCIE等)、调试验证IP(Ch<em>ip</em>Scope Pro、逻辑调试内核、误比特率测试、集成总线分析测核等)等IP核的功能、配置、时序等情况。
Xilinx系列FPGA芯片IP核详解_刘东华编著
Xilinx系列FPGA芯片IP核详解_刘东华编著_北京:电子工业出版社_2013.09_P536
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我们是很有底线的