xilinx tpg ip核仿真问题

weixin_45026888 2019-07-29 07:02:12
请教下各位大佬....为什么tpg仿真的数据波形一直都是x，想仿真模拟下却没有流，还是说只能上板子
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高速工业相机开发利器：CXP 2.0 Device 接口 IP 及示例工程（Xilinx KU 源码级交付）
本文介绍了一套基于Xilinx Kintex UltraScale FPGA的CoaXPress 2.0 Device端协议栈解决方案，专为高速工业相机开发设计。该方案支持CXP-12标准(12.5Gbps/Lane)，提供x1/x2/x4链路配置，具备4路SDP Mapper多流传输能力。核心优势包括源码级交付(Verilog/VHDL)、低资源占用优化、完整CRC校验机制以及内置链路测试功能。方案附带Test Pattern Generator参考工程，可实现从FPGA到采集卡的全链路验证。
[FPGA Video IP] Video Test Pattern Generator
Xilinx Video Test Pattern Generator (TPG) LogiCORE™ IP 核（PG103）是一个用于生成标准视频测试图案的模块，广泛应用于视频处理系统开发、测试和验证。该 IP 核能够生成多种预定义视频测试图案（如颜色条、棋盘格、斜坡等），并支持 AXI4-Stream 输出接口，符合 AXI4-Stream 视频协议。它通常用于视频流水线调试、显示设备测试以及视频系统开发初期，替代实际视频输入源。
[FPGA Video IP] Gamma LUT
Xilinx LogiCORE™ IP Gamma LUT（查找表）核（PG285）是一个优化的硬件模块，用于处理图像数据以匹配显示设备的非线性响应特性。它通过查找表（LUT）结构实现伽马校正或用户定义的变换函数，支持对输入图像数据进行精确的亮度和颜色调整。该 IP 核替代了早期版本的 Gamma Correction IP（PG004），最大支持10位每通道数据，适用于视频和图像处理系统。
[FPGA Video IP] AXIS to Video Out
Xilinx AXI4-Stream to Video Out LogiCORE™ IP 核（PG044）是一个用于将 AXI4-Stream 接口信号转换为标准并行视频输出接口的视频处理模块。它支持将符合 AXI4-Stream 视频协议的输入流转换为带有标准视频时序信号（如 Vsync、Hsync、Vblank、Hblank 和像素时钟）的并行视频输出，适用于连接到外部视频接收器（如 DVI PHY 或 HDMI 接口）。
xilinx vivado zynq vdma仿真及应用详解（一）
很多人用zynq平台做视频图像开发，但是对vdma了解比较少，上手起来稍微有些困难，我针对这一现象，做了一个基于vivado和modelsim的仿真和应用测试工程，并写篇文章做些介绍，希望能对大家有帮助。  一：xilinx vdma IP例化以及接口介绍  上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍：  Frame Buffers ：选择vdma缓存
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