400Khz 的IIC的SDA SCL为啥下降沿有大于20+Cb ns的要求，而100Hz的反而没有？

[guoyue301]

如果下降沿过快，有啥风险？

[fly 100%]

他是边沿采样，速率高后边沿就会变窄，

[guoyue301]

是的，会变窄。小于20ns 会读不到数据吗？

[yijian550220]

注释是写Necessary to be backwards compatible with Fast-mode，我也不知道啥意思。。。

[guoyue301]

引用 4 楼 worldy 的回复:

应该是 下降沿应优于 20+Cb ns

这个优先于是咋理解？小于20ns也行的嘛？虽然实际上设计器件正常工作。

[worldy]

应该是 下降沿应优于 20+Cb ns

[worldy]

引用 5 楼 guoyue301 的回复:

[quote=引用 4 楼 worldy 的回复:]
应该是 下降沿应优于 20+Cb ns

这个优先于是咋理解？小于20ns也行的嘛？虽然实际上设计器件正常工作。[/quote]

我认为应该是的